Etude de la fiabilité de type negative bias temperature instability (NBTI) et par porteurs chauds (HC) dans les filières CMOS 28nm et 14nm FDSOI

Study of negative-bias temperature instability (NBTI) and under hot-carriers (HC) in 28nm and 14nm FDSOI CMOS nodes

• Auteur / Autrice : Cheikh Ndiaye
• Direction : Alain Bravaix
• Type : Thèse de doctorat
• Discipline(s) : Sciences pour l'ingénieur: mécanique, physique, micro et nanoélectronique
• Date : Soutenance le 07/07/2017
• Etablissement(s) : Aix-Marseille
• Ecole(s) doctorale(s) : École doctorale Sciences pour l'Ingénieur : Mécanique, Physique, Micro et Nanoélectronique (Marseille)
• Partenaire(s) de recherche : Laboratoire : Institut Matériaux Microélectronique Nanosciences de Provence (Marseille ; Toulon ; 2008-….)
• Partenaire(s) de recherche : Entreprise : STMicroelectronics (Crolles, Isère, France)
• Jury : Président / Présidente : Gérard Ghibaudo
• Jury : Examinateurs / Examinatrices : Vincent Huard
• Jury : Rapporteurs / Rapporteuses : Nathalie Labat, Brice Gautier

Mots clés

Mots clés contrôlés

Transistors MOSFET

MOS (électronique)

Mots clés libres

Fiabilité

Mosfet

Dégradation par porteurs chauds (HCI)

Oscillateurs en anneau

Layout

Process

Modélisation HCI

Relaxation

Bti

Fdsoi

Reliability

Mosfet

Hot carrier degradation (HC)

Negative Bias Temperature

Layout

Ring Oscillator

Compensation

Relaxation

Bti

Résumé

L’avantage de cette architecture FDSOI par rapport à l’architecture Si-bulk est qu’elle possède une face arrière qui peut être utilisée comme une deuxième grille permettant de moduler la tension de seuil Vth du transistor. Pour améliorer les performances des transistors canal p (PMOS), du Germanium est introduit dans le canal (SiGe) et au niveau des sources/drain pour la technologie 14nm FDSOI. Par ailleurs, la réduction de la géométrie des transistors à ces dimensions nanométriques fait apparaître des effets de design physique qui impactent à la fois les performances et la fiabilité des transistors.Ce travail de recherche est développé sur quatre chapitres dont le sujet principal porte sur les performances et la fiabilité des dernières générations CMOS soumises aux mécanismes de dégradation BTI (Bias Temperature Instability) et par injections de porteurs chauds (HCI) dans les dernières technologies 28nm et 14nm FDSOI. Dans le chapitre I, nous nous intéressons à l’évolution de l’architecture du transistor qui a permis le passage des nœuds Low-Power 130-40nm sur substrat silicium à la technologie FDSOI (28nm et 14nm). Dans le chapitre II, les mécanismes de dégradation BTI et HCI des technologies 28nm et 14nm FDSOI sont étudiés et comparés avec les modèles standards utilisés. L’impact des effets de design physique (Layout) sur les paramètres électriques et la fiabilité du transistor sont traités dans le chapitre III en modélisant les contraintes induites par l’introduction du SiGe. Enfin le vieillissement et la dégradation des performances en fréquence ont été étudiés dans des circuits élémentaires de type oscillateurs en anneau (ROs), ce qui fait l’objet du chapitre IV.

The subject of this thesis developed on four chapters, aims the development of advanced CMOS technology nodes fabricated by STMicroelectronics in terms of speed performance and reliability. The main reliability issues as Bias Temperature Instability (BTI) and Hot-Carriers (HC) degradation mechanisms have been studied in the most recent 28nm and 14nm FDSOI technologies nodes. In the first chapter, we presents the evolution of transistor architecture from the low-power 130-40nm CMOS nodes on silicon substrate to the recent FDSOI technology for 28nm and 14nm CMOS nodes. The second chapter presents the specificity of BTI and HCI degradation mechanisms involved in 28nm and 14nm FDSOI technology nodes. In the third chapter, we have studied the impact of layout effects on device performance and reliability comparing symmetrical and asymmetrical geometries. Finally the trade-off between performance and reliability is studied in the fourth chapter using elementary circuits. The benefit of using double gate configuration with the use of back bias VB in FDSOI devices to digital cells, allows to compensate partially or totally the aging in ring oscillators (ROs) observed by the frequency reduction. This new compensation technique allows to extend device and circuit lifetime offering a new way to guaranty high frequency performance and long-term reliability.