Thèse soutenue

Etude de la fiabilité de type negative bias temperature instability (NBTI) et par porteurs chauds (HC) dans les filières CMOS 28nm et 14nm FDSOI

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Auteur / Autrice : Cheikh Ndiaye
Direction : Alain Bravaix
Type : Thèse de doctorat
Discipline(s) : Sciences pour l'ingénieur: mécanique, physique, micro et nanoélectronique
Date : Soutenance le 07/07/2017
Etablissement(s) : Aix-Marseille
Ecole(s) doctorale(s) : École doctorale Sciences pour l'Ingénieur : Mécanique, Physique, Micro et Nanoélectronique (Marseille)
Partenaire(s) de recherche : Laboratoire : Institut Matériaux Microélectronique Nanosciences de Provence (Marseille ; Toulon ; 2008-….)
Entreprise : STMicroelectronics (Crolles, Isère, France)
Jury : Président / Présidente : Gérard Ghibaudo
Examinateurs / Examinatrices : Vincent Huard
Rapporteurs / Rapporteuses : Nathalie Labat, Brice Gautier

Résumé

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L’avantage de cette architecture FDSOI par rapport à l’architecture Si-bulk est qu’elle possède une face arrière qui peut être utilisée comme une deuxième grille permettant de moduler la tension de seuil Vth du transistor. Pour améliorer les performances des transistors canal p (PMOS), du Germanium est introduit dans le canal (SiGe) et au niveau des sources/drain pour la technologie 14nm FDSOI. Par ailleurs, la réduction de la géométrie des transistors à ces dimensions nanométriques fait apparaître des effets de design physique qui impactent à la fois les performances et la fiabilité des transistors.Ce travail de recherche est développé sur quatre chapitres dont le sujet principal porte sur les performances et la fiabilité des dernières générations CMOS soumises aux mécanismes de dégradation BTI (Bias Temperature Instability) et par injections de porteurs chauds (HCI) dans les dernières technologies 28nm et 14nm FDSOI. Dans le chapitre I, nous nous intéressons à l’évolution de l’architecture du transistor qui a permis le passage des nœuds Low-Power 130-40nm sur substrat silicium à la technologie FDSOI (28nm et 14nm). Dans le chapitre II, les mécanismes de dégradation BTI et HCI des technologies 28nm et 14nm FDSOI sont étudiés et comparés avec les modèles standards utilisés. L’impact des effets de design physique (Layout) sur les paramètres électriques et la fiabilité du transistor sont traités dans le chapitre III en modélisant les contraintes induites par l’introduction du SiGe. Enfin le vieillissement et la dégradation des performances en fréquence ont été étudiés dans des circuits élémentaires de type oscillateurs en anneau (ROs), ce qui fait l’objet du chapitre IV.