Optimisation des interfaces de transistors à base de 3C-SiC pour une électronique de puissance de haute performance

Cubic Silicon Carbide (3C‐SiC) Transistor Structures for High‐Efficiency Power Electronics

• Auteur / Autrice : Alzbeta Borkova
• Direction : Laurence Latu-romain, Karol Kalna, Didier Chaussende
• Type : Projet de thèse
• Discipline(s) : MAT - Matériaux
• Date : Inscription en doctorat le 06/01/2025
• Etablissement(s) : Université Grenoble Alpes en cotutelle avec Swansea University
• Ecole(s) doctorale(s) : École doctorale Ingénierie - matériaux mécanique énergétique environnement procédés production
• Partenaire(s) de recherche : Laboratoire : Science et Ingénierie des Matériaux et Procédés

Mots clés

Mots clés libres

Carbure de Silicium Cubique (3C-SiC)

Électronique de Puissance

Transistors Haute Efficacité

Efficacité Énergétique

Semi-conducteurs à Large Bande Interdite

Optimisation des Dispositifs

Cubic Silicon Carbide (3C-SiC)

Power Electronics

High-Efficiency Transistors

Energy Efficiency

Wide Bandgap Semiconductors

Device Optimization

Résumé

Ce projet de recherche postdoctoral s'appuie sur les efforts de plusieurs années de chercheurs de Grenoble et Swansea sur les semi-conducteurs à large bande interdite. Le projet de thèse portera sur les transistors électroniques de puissance en carbure de silicium cubique (3C-SiC), un nouveau polytype présentant des avantages prometteurs par rapport à son homologue commercial en carbure de silicium hexagonal (4H-SiC). Le SiC présente un gros avantage par rapport à d'autres matériaux tels que le nitrure de gallium (GaN), l'oxyde de gallium (Ga2O3) et le diamant : il peut être facilement dopé, de type n ou p, sur une large gamme de résistivité. Cependant, les composants phares de l'électronique de puissance en 4H-SiC, les MOSFET et les composants bipolaires (redresseurs PIN, thyristors, IGBT), sont très loin d'atteindre les performances attendues par les propriétés physiques du matériau. Les transistors électroniques de puissance 4H-SiC dans leur architecture de canal d'inversion souffrent de trois problèmes principaux : i) une faible mobilité du canal dans le fonctionnement en mode d'inversion déterminée par la qualité de l'interface oxyde-semiconducteur, ii) une résistance de contact de la source et du drain, et iii) une faible fiabilité et une faible durée de vie sur le terrain. Le polytype cubique du SiC appelé 3C-SiC peut surmonter ces obstacles. Les principaux objectifs du projet comprennent : 1.) Examiner les options de contact métallique pour le 3C-SiC de type n et de type p (Ni, Al, Ti, Co, Pd) et explorer les contacts en alliage pour ajuster la réactivité et la hauteur de barrière Schottky (SBH) des alliages métalliques 3C-SiC, en utilisant des modèles de régression d'apprentissage automatique pour minimiser la SBH ou l'épaisseur de la barrière afin de maximiser le tunneling. 2.) Effectuer des calculs DFT pour minimiser l'énergie de formation d'une interface métal-semiconducteur et d'une interface oxyde-semiconducteur, comparer les calculs avec les caractérisations et avec les mesures C-V d'une résistance de contact des structures MOS. 3.) Étudier la réactivité métal/3C-SiC (thermodynamique, cinétique, structure) par une combinaison d'outils de caractérisations ex-situ (TEM, XPS, ellipsométrie, microsonde électronique, C-AFM) et d'expériences in-situ (DRX, Raman in-situ pendant le recuit de contact). 4.) Explorer différentes voies de formation d'oxyde pour fabriquer les piles de grille à haute teneur en K(Al2O3)/SiO2/3C-SiC (oxydation vs dépôt), mener différentes approches pour la préparation initiale de la surface (une reconstruction de surface utilisant une gravure H2) et différents POA (N2, N2O, divers temps/températures). 5.) Fabriquer des structures métal-oxyde-semiconducteur (MOS) de mesure de ligne de transmission (TLM) pour les mesures de résistance de contact et les caractéristiques C-V afin d'évaluer la distribution des états d'interface et son effet sur le transport des porteurs et la fiabilité du dispositif. 6.) Explorer différentes orientations de surface dans les structures de tranchées 3C-SiC pour minimiser la densité d'états d'interface et ainsi maximiser la mobilité des électrons. Les résultats et livrables attendus du projet de thèse sont : 1.) Optimisation du contact métal/3C-SiC pour les barrières ohmiques et Schottky. 2.) Optimisation de la pile de grille à haute teneur en K/SiO2/3C-SiC pour avoir la plus faible densité de pièges. 3.) Identification des principaux paramètres structurels ayant un impact sur les performances et la fiabilité du MOS. 4.) Un démonstrateur de dispositif MOS 3C-SiC optimal.

This postgraduate research project builds on many-years effort of researchers at Grenoble and Swansea on wide-band gap semiconductors. The thesis project will focus on power electronic transistors made of cubic silicon carbide (3C-SiC), a novel polytype with promising advantages in a comparison against its commercial hexagonal silicon carbide polytype (4H-SiC) counterpart. SiC has a big advantage over other materials such as gallium nitride (GaN), gallium oxide (Ga2O3), and diamond: it can be easily doped, n- or p-type, over a wide range of resistivity. However, the flagship components of power 4H-SiC electronics, MOSFETs and bipolar components (PIN rectifiers, thyristors, IGBTs), are very far from reaching the performances expected by the physical properties of the material. The 4H-SiC power electronic transistors in their inversion channel architecture suffer from three principal issues: i) a low channel mobility in the inversion mode operation determined by the quality of oxide-semiconductor interface, ii) a contact resistance of the source and the drain, and iii) a poor reliability and a low lifetime in the field. The cubic polytype of SiC called 3C-SiC can overpass these obstacles. The primary objectives of the project include: 1.) To screen metal contact options for n-type and p-type 3C-SiC (Ni, Al, Ti, Co, Pd) and explore alloy contacts to tune the reactivity and the Schottky barrier height (SBH) of 3C-SiC metal alloys, using machine learning regression models to minimise the SBH or thickness of the barrier to maximize tunnelling. 2.) To perform DFT calculations to minimise energy of a metal-semiconductor interface and an oxide-semiconductor interface formation, compare the calculations with characterisations and with C-V measurements of a contact resistance from the MOS structures. 3.) To investigate the metal/3C-SiC reactivity (thermodynamics, kinetics, structure) by a combination of ex-situ characterizations tools (TEM, XPS, ellipsometry, electron microprobe, C-AFM) and in-situ experiments (XRD, Raman in-situ during the contact annealing). 4.) To explore different oxide formation routes to fabricate the high-K(Al2O3)/SiO2/3C-SiC gate stacks (oxidation vs deposition), conduct different approaches for initial surface preparation (a surface reconstruction using H2 etching), and different POA (N2, N2O, various time/temperature). 5.) To fabricate transmission line measurement (TLM) metal-oxide-semiconductor (MOS) structures for the measurements of contact resistance and C-V characteristics to evaluate the distribution of interface states and its effect on carrier transport and device reliability. 6.) To explore different surface orientations in 3C-SiC trench structures to minimise interface density of states and thus maximise electron mobility. The expected results and deliverables of the thesis project are: 1.) Optimization of the metal/3C-SiC contact for both ohmic and Schottky barriers. 2.) Optimization of the high-K/SiO2/3C-SiC gate stack to have the lowest trap density. 3.) Identification of the main structural parameters impacting the MOS performance and reliability. 4.) An optimal 3C-SiC MOS device demonstrator.