Conception et prototypage sur circuit FPGA d'un récepteur avancé basé sur la propagation d'espérance

Design and FPGA prototyping of an advanced receiver based on expectation propagation

• Auteur / Autrice : Ian Fischer Schilling
• Direction : Christophe Jego, Camille Leroux
• Type : Thèse de doctorat
• Discipline(s) : Electronique
• Date : Soutenance le 17/03/2025
• Etablissement(s) : Bordeaux
• Ecole(s) doctorale(s) : École doctorale des sciences physiques et de l’ingénieur (Talence, Gironde ; 1995-....)
• Partenaire(s) de recherche : Laboratoire : Laboratoire de l'intégration du matériau au système (Talence, Gironde)
• Jury : Président / Présidente : Charly Poulliat
• Jury : Examinateurs / Examinatrices : Antonio Maria Cipriano
• Jury : Rapporteurs / Rapporteuses : Jean-Pierre Cances, Raphaël Le Bidan

Mots clés

Mots clés contrôlés

Égaliseurs (électronique)

Algorithmes EM

Réseaux logiques programmables par l'utilisateur

Mots clés libres

Propagation d’Espérance (EP)

Conception de Récepteurs Numériques

Égaliseur Linéaire Auto-Itéré dans le Domaine des Fréquences (FD-SILE)

Implémentation Matérielle

Hardware-in-the-Loop (HIL)

Environnement AFF3CT

Prototypage FPGA

Expectation Propagation (EP)

Digital Receiver Design

Frequency Domain Self- Iterated Linear Equalizer (FD-SILE)

Hardware Implementation

Hardware-in-the-Loop (HIL)

AFF3CT Environment

FPGA Prototyping

Résumé

La Propagation d'Espérance (Expectation Propagation, EP) est une technique puissante utilisée en inférence statistique pour approximer des distributions de probabilités complexes par des distributions plus simples de la famille exponentielle, grâce à un appariement des moments. Des travaux récents ont démontré que son application à la conception de récepteurs numériques offre un compromis intéressant entre complexité et performance. En affinant de manière itérative les estimations de signal via une approche de passage de messages, l'EP fournit un cadre robuste pour relever des défis dans les systèmes de communication numérique, tels que l'interférence inter-symboles (ISI) dans les canaux à large bande. Dans cette thèse, un égaliseur linéaire auto-itératif en domaine fréquentiel basé sur l'EP (Frequency Domain Self-Iterated Linear Equalizer, FD-SILE) est étudié. Il est composé d'un égaliseur, d'un démappeur souple et d'un mappeur souple. Ces composantes exploitent le retour d'information de l'EP dans un processus d'auto-itération. Bien que le FD-SILE basé sur l'EP présente un compromis complexité-performance favorable, sa complexité computationnelle reste prohibitive pour des implémentations matérielles, notamment pour des constellations d'ordre élevé. Afin de réduire cette complexité, des simplifications analytiques sont introduites pour les processus de mappage et de démappage souples. Ces simplifications permettent une réduction significative de la complexité tout en préservant les performances en termes de taux d'erreurs binaires (Bit Error Rate, BER). Dans le cadre de cette thèse, des versions en virgule fixe des mappeurs et démappeurs souples simplifiés sont développées pour permettre la conception d'architectures. Différentes architectures sont conçues pour les schémas de modulation BPSK, QPSK, 8-PSK et 16-QAM. Ces architectures sont ensuite optimisées par pipeline, ce qui réduit considérablement le nombre de cycles d'horloge par trame. Une architecture flexible et pipelinée, capable de changer dynamiquement de constellation à chaque trame, est ensuite conçue et implémentée sur un dispositif FPGA. La validation est effectuée à l'aide d'une configuration hardware-in-the-loop (HIL), qui intègre un environnement de simulation sur ordinateur avec l'architecture implémentée sur FPGA, déployée sur une plateforme Zynq MPSoC.

Expectation Propagation (EP) is a powerful technique used in statistical inference to approximate complex probability distributions with simpler ones from the exponential family through moment matching. Recent works have demonstrated that its application in digital receiver design offers an attractive complexity-performance trade-off. By iteratively refining signal estimates via a message-passing approach, EP provides a robust framework for addressing challenges in digital communication systems, such as inter-symbol interference (ISI) in wideband channels. In this thesis, an EP-based Frequency Domain Self-Iterated Linear Equalizer (FD-SILE) is considered, comprising an equalizer, a soft demapper and a soft mapper. These components take advantage of EP for feedback within a self-iterating process. While the EP-based FD-SILE demonstrates favorable complexity-performance, its computational complexity remains prohibitive for hardware implementations, particularly for high-order constellations. In order to decrease this computational complexity, analytical simplifications are introduced for the soft mapping and demapping processes. These simplifications achieve substantial reductions in computational complexity while preserving bit error rate (BER) performance.As part of this thesis work, fixed-point versions of the simplified soft mapper and demapper are carried out to enable architecture design. Different architectures are designed for the modulation schemes of BPSK, QPSK, 8-PSK, and 16-QAM. These architectures are then optimized through pipelining, significantly reducing the number of clock cycles per frame. A flexible pipelined architecture, capable of dynamically switching constellations on a per-frame basis, is subsequently designed and implemented onto an FPGA device. Validation is conducted using a hardware-in-the-loop (HIL) configuration, which integrates a simulation environment on a computer with the FPGA-implemented architecture on a Zynq MPSoC platform.