Introduction d'aléas dans les architectures matérielles pour une contribution à la sécurisation de chiffreurs AES dans un contexte IoT
Auteur / Autrice : | Ghita Harcha |
Direction : | Philippe Coussy, Vianney Lapôtre, Cyrille Chavet |
Type : | Thèse de doctorat |
Discipline(s) : | Électronique |
Date : | Soutenance le 13/07/2021 |
Etablissement(s) : | Lorient |
Ecole(s) doctorale(s) : | École doctorale Mathématiques et sciences et technologies de l'information et de la communication (Rennes) |
Partenaire(s) de recherche : | Laboratoire : Laboratoire en sciences et techniques de l'information, de la communication et de la connaissance |
Jury : | Président / Présidente : Lilian Bossuet |
Examinateurs / Examinatrices : Emmanuel Casseau, Christophe Jego | |
Rapporteurs / Rapporteuses : Cécile Belleudy, Roselyne Chotin-Avot |
Mots clés
Mots clés contrôlés
Mots clés libres
Résumé
Nous vivons dans un monde où l'information et l'échange de données sont devenus des éléments clefs de nos économies. Il faut ajouter à cela l'explosion et la diffusion rapide de ce que l'on appelle l'internet des objets (IoT, Internet of Things) à tous les niveaux de nos sociétés et dans nos vies, tant professionnelles que personnelles. Il s'agit là de systèmes embarqués communicants très contraints en taille et en énergie, déjà largement déployés. Toutefois, ces derniers présentent de nombreuses vulnérabilités et de ce fait font partie des cibles privilégiées pour des attaques malveillantes. C’est pourquoi, ces dispositifs s’accompagnent de plus en plus de systèmes de chiffrement. Malheureusement, leurs implémentations peuvent elles-mêmes être sujettes à des failles. Dans cette thèse nous nous intéressons à la sécurisation d’une architecture de chiffrement AES face à des attaques par canaux cachés, notamment les attaques dites par « observation de consommation de puissance ». Le domaine de l’IoT étant ciblé, des architectures d’AES faible coût sont visées et l'objectif est de minimiser l’impact en termes de surface, débit, latence et consommation. L’approche proposée consiste à adjoindre à un composant AES un module de génération d’aléa. Dans ce contexte, plusieurs solutions architecturales sont : le nombre de permutations et le type de d'informations permutées. La robustesse des différentes architectures face à différentes attaques de l’état de l’art est évaluée. Les surcouts induits par le composant de brassage sont quantifiés et les effets des options de synthèse sont étudiés. Les résultats montrent qu’avec notre modèle architectural le plus sûr (et donc le plus complexe et le plus coûteux) aucun octet de la clef de chiffrement n’est révélé après un million d’échantillons mesurés sur FPGA. Cet apport en sécurité a un coût, contenu au regard des solutions présentes dans la littérature : un débit divisé d’un facteur 2,3 ; une réduction de 11% de la fréquence max ; un surcoût matériel équivalent à environ 3,9 fois l’architecture d’origine.