Réduction de la consommation des décodeurs de turbocodes série convolutifs pour voies satellitaires descendantes à haut débit

Power-efficient serially concatenated convolutional code decoders for high-throughput satellite downlinks

• Auteur / Autrice : Aomar Bourenane
• Direction : Frédéric Guilloud, Matthieu Arzel
• Type : Thèse de doctorat
• Discipline(s) : Télécommunications
• Date : Soutenance le 09/12/2022
• Etablissement(s) : Ecole nationale supérieure Mines-Télécom Atlantique Bretagne Pays de la Loire
• Ecole(s) doctorale(s) : École doctorale Mathématiques et sciences et technologies de l'information et de la communication (Rennes)
• Partenaire(s) de recherche : Laboratoire : Equipe Communication System Design - Département Mathematical and Electrical Engineering - Laboratoire en sciences et techniques de l'information, de la communication et de la connaissance
• Partenaire(s) de recherche : Entreprise : Zodiac aerospace - Groupe Safran
• Jury : Président / Présidente : Emmanuel Boutillon
• Jury : Examinateurs / Examinatrices : Frédéric Guilloud, Matthieu Arzel, Marie-Laure Boucheret, Alain Thomas, Olivier Muller
• Jury : Rapporteurs / Rapporteuses : Christophe Jego, Jean-Pierre Cances

Mots clés

Mots clés contrôlés

Satellites artificiels dans les télécommunications

Télémétrie

Économies d'énergie

Turbo-codes

Données -- Compression (télécommunications)

Mots clés libres

Sccc

Décodage itératif

Parallélisme shuffled

Implémentations parallèles

Turbo-codes

Asd

Sccc

Iterative decoding

Shuffled decoding

Parallel implementations

Turbo-codes

Asd

Résumé

Proposés dans les années 90, les Serially Concatenated Convolutional Codes (SCCC) ont été adoptés par l’Agence spatiale européenne et sont inclus dans le standard 131.2-B-1 du CCSDS. Ce standard est principalement destiné à la télémétrie à haut débit de données, telle que l’application de télémétrie Earth Exploration Satellite Services, qui nécessite des débits de décodage très élevés, supérieurs à 10 Gbps avec des modulations d’ordre élevé (128-APSK et 256-APSK). Si des débits de données aussi élevés sont possibles d’un point de vue théorique grâce à des schémas de codage et de modulation efficaces, ils sont difficiles à atteindre du point de vue pratique par le récepteur et nécessitent de traiter le signal avec des architectures hautement parallèles. Cependant, cette augmentation du parallélisme induit une forte consommation énergétique du côté du récepteur, ce qui peut provoquer une surchauffe des circuits Field-Programmable Gate Array, qui sont les principales cibles d’implémentation dans ce contexte de télémétrie à haut débit par satellite. Au cours de cette thèse, plusieurs contributions originales sont donc proposées pour améliorer le débit du décodeur SCCC ainsi que son utilisation des ressources matérielles et sa consommation d’énergie. La première contribution majeure est la proposition d’une nouvelle architecture appelée Asymmetrical Shuffled Decoding (ASD), qui exploite les avantages de la structure interne du décodeur SCCC et du parallélisme de décodeur composant. Cette contribution double le débit du schéma de base utilisé comme référence et augmente l’efficacité du matériel, offrant ainsi jusqu’à 40% d’économie au niveau de la consommation d’énergie totale par rapport au schéma de base. La deuxième contribution majeure est la proposition de deux schémas alternatifs basés sur le schéma ASD en incorporant judicieusement plus de techniques de parallélisme avec des ressources matérielles adaptées. Les deux nouveaux schémas triplent le débit global du décodeur par rapport au schéma de base et atteignent 50% de débit en plus par rapport au schéma ASD. Ils permettent d’économiser jusqu’à 54% de la consommation totale d’énergie des décodeurs SCCC par rapport au schéma de base. La dernière contribution majeure est la proposition d’une nouvelle architecture énergétiquement efficace en agissant directement au niveau de l’algorithme de décodage. Le débit global du décodeur SCCC est alors augmenté de 294% par rapport au schéma de base. De plus, il permet d’économiser les ressources mémoire avec une efficacité allant jusqu’à 225%, ce qui en fait le schéma le plus économe en mémoire et le plus efficace sur le plan énergétique en utilisant jusqu’à 57% d’énergie en moins que le schéma de base.

Proposed in the ’90s, Serially Concatenated Convolutional Codes (SCCC) have been adopted by the European Space Agency and are included in the standard 131.2-B-1 of the CCSDS. The primary focus of this standard is high data rate telemetry, such as the Earth Exploration Satellite Services telemetry application, which requires very high decoding throughputs, more than 10 Gbps achieved with high-order modulations (128-APSK and 256-APSK). If such high data rates are made possible from a theoretical point of view thanks to efficient coding and modulation schemes, they are difficult to achieve from the practical receiver’s point of view and require processing the signal with highly parallel architectures. However, this increase in parallelism costs a huge power consumption on the receiver side, which can lead to overheating on Field-Programmable Gate Array cir-cuits, which are the main implementation targets in this context of high data rate telemetry through satellite. In this thesis, several original contributions are thus proposed to improve the SCCC decoder’s throughput together with its usage of hardware resources and power consumption. The first major contribution is the proposal of a new architecture referred to as Asymmetrical Shuffled Decoding (ASD), which exploits the advantages of the internal structure of the SCCC decoder and component decoder parallelism. This contribution doubles the throughput of the baseline scheme and increases the hardware efficiency, thus offering up to 40% savings in the total power consumption compared to the baseline scheme. The second major contribution is the proposal of two alternative schemes based on the ASD scheme by judiciously incorporating more parallelism techniques with adapted hardware resources. The two new schemes triple the overall decoder throughput compared to the baseline scheme and achieve 50% more throughput than the ASD scheme. They save up to 54% of the total power consumption of SCCC decoders compared to the baseline. The last major contribution is the proposal of a new energy-efficient architecture by acting directly at the decoding algorithm level. The overall throughput of the SCCC decoder is then increased by up to 294% compared to the baseline scheme. Furthermore, it saves memory resources with an efficiency of up to 225%, making it the best memory-saving scheme and the most energy-efficient by using up to 57% less power than the baseline scheme.