Réseau sur puce, atténuation des défaillances, communication approximative, brassage de bits, défaillances permanentes multiples

Multiple fault mitigation in network-on-chip architectures through a bit-shuffling method

• Auteur / Autrice : Romain Mercier
• Direction : Daniel Chillet
• Type : Thèse de doctorat
• Discipline(s) : Informatique
• Date : Soutenance le 17/12/2021
• Etablissement(s) : Rennes 1
• Ecole(s) doctorale(s) : MATHSTIC
• Partenaire(s) de recherche : Laboratoire : Institut de recherche en informatique et systèmes aléatoires (Rennes) - Institut national de recherche en informatique et en automatique (France). Unité de recherche (Rennes, Bretagne-Atlantique) - TARAN
• Jury : Président / Présidente : Patrick Girard
• Jury : Examinateurs / Examinatrices : Alberto Bosio, Lorena Anghel, Cédric Killian, Angeliki Kritikakou‎
• Jury : Rapporteurs / Rapporteuses : Alberto Bosio, Lorena Anghel

Mots clés

Mots clés contrôlés

Systèmes sur puce

Tolérance aux fautes (informatique)

Mots clés libres

Réseau sur Puce

Atténuation des défaillances

Communication approximative

Brassage de bits

Défaillances permanentes multiples

Network-On-Chip

Fault mitigation

Approximate communication

Bit-Shuffling

Multiplepermanent faults

Résumé

Depuis plusieurs décennies, la tolérance aux fautes est devenue un domaine de recherche majeur en raison du rétrécissement des transistors et de l’augmentation de la puissance des systèmes sur puce. En particulier, les défauts survenant dans les réseaux sur puce (Network-on-Chips - NoCs) de ces systèmes ont un impact significatif en raison de la grande quantité de données qui traversent les NoCs. De plus, les approches existantes de tolérance aux fautes ne peuvent pas traiter efficacement plusieurs fautes permanentes. Pour remédier à ces limitations, nous proposons la technique de brassage de bits (Bit-Shuffling - BiSu) qui réduit l’impact des fautes survenant dans le chemin de données des NoCs. Pour ce faire, l’approche proposée exploite, au moment de l’exécution, la position des défauts permanents et modifie l’ordre des bits à l’intérieur d’un flit. Notre méthode réduit, autant que possible, l’impact des fautes en les reportant sur les bits les moins significatifs, au lieu de les garder sur les bits les plus significatifs. Les résultats obtenus par des évaluations approfondies montrent que la méthode BiSu peut réduire l’impact de multiples défauts permanents, avec des coûts matériels faibles, par rapport aux approches existantes, comme le code de Hamming. Ensuite, nous proposons une approche de brassage de bits basée sur des régions (Region-based BiSu - R-BiSu) qui réduit les coûts matériels de la technique BiSu en réduisant son efficacité de tolérance aux fautes.

Since several decades, fault tolerance has become a major research field due to transistor shrinking and power scaling in system-on-chips. Especially, faults occurring to Network-on-Chips (NoCs) of those systems have significant impacts due to the high amount of data crossing NoCs. Furthermore, existing fault-tolerant approaches cannot efficiently deal with several permanent faults. To address these limitations, we propose the Bit- Shuffling (BiSu) technique which reduces the impact of faults occurring in NoC datapath. To achieve that, the proposed approach exploits, at run-time, the position of permanent faults and changes the bit order inside a flit. Our method reduces, as much as possible, the impact of faults by deferring them on least significant bits, instead of keeping them on most significant bits. The results obtained by extensive evaluations show that the BiSu method can reduce the impact of multiple permanent faults, with low hardware costs, compared to existing approaches, like Hamming code. Then, we propose a Region-based Bit-Shuffling (RbiSu) approach which reduces the hardware costs of the BiSu technique relaxing its faulttolerance efficiency.