Outil de prédictions et durcissement par design pour les SET et SEU

Predictive tools and Radiation-Hardening-by-Design (RHBD) techniques for SET and SEU in digital circuits

• Auteur / Autrice : Ygor Quadros De Aguiar
• Direction : Frédéric Wrobel, Jean-Luc Autran
• Type : Thèse de doctorat
• Discipline(s) : Électronique
• Date : Soutenance le 08/12/2020
• Etablissement(s) : Montpellier
• Ecole(s) doctorale(s) : École doctorale Information, Structures, Systèmes (Montpellier ; 2015-....)
• Partenaire(s) de recherche : Laboratoire : Institut d'électronique et des systèmes (Montpellier)
• Jury : Examinateurs / Examinatrices : Frédéric Wrobel, Jean-Luc Autran, Sylvain Girard, Bruno Barelaud, Frédéric Saigné, Paul Leroux
• Jury : Rapporteurs / Rapporteuses : Sylvain Girard, Bruno Barelaud

Mots clés

Mots clés contrôlés

Circuits intégrés numériques -- Conception et construction

Rayonnement atmosphérique

Circuits électroniques

Mots clés libres

Evénement singulier

Durcissement par design

SEU et SET

Single Event Effects

Hardening techniques

SEU and SET

Résumé

La fiabilité des circuits électroniques est sujette à des dommages physiques ou à des défaillances fonctionnelles en raison de la présence du rayonnement atmosphérique ou spatial. L'interaction des particules dans le silicium peut entraîner des effets permanents ou transitoires tels que les effets d’événement singulier (SEE). En raison des effets de masquage intrinsèques des circuits combinatoires dans les conceptions numériques, les événements singuliers transitoires (SET) ont été considérés comme non pertinents par rapport à la rupture de données causée par les aléas logiques (SEU). Cependant, l'importance de considérer les SETs dans les circuits VLSI (Very-Large-System-Integration) augmente étant donnée la réduction des dimensions des transistors et de la profondeur du chemin de données logique dans les technologies avancées. En conséquence, la menace associée aux SET doit être soigneusement traitée en même temps que la caractérisation du SEU dans les systèmes électroniques des applications spatiales, avioniques et même pour les applications au sol. De plus, pour augmenter la fiabilité des systèmes, des techniques de durcissement peuvent être adoptées dans les niveaux de processus ou de conception. Le processus de caractérisation est généralement orienté vers les tests expérimentaux, mais la nécessité d'adopter des simulations de modélisation pour étudier les effets fondamentaux des rayonnements et améliorer les méthodologies de test a conduit à un intérêt accru pour le développement de méthodologies de caractérisation des SEEs basées sur des outils de simulation. En conséquence, cette thèse fournit une chaîne de simulation numérique complète basée sur une approche multi-physique et multi-échelle pour caractériser les composants électroniques contre les effets SEU / SET. De plus, des techniques de durcissement par design (RHBD) ont été évaluées et proposées au niveau du layout physique et du circuit. La conception du layout physique influence les mécanismes de génération de SEE induits par une collision des particules. Par conséquent, les techniques de durcissement sont largement utilisées au niveau du layout pour réduire le processus de collecte des charges. Au-delà de l'analyse du dimensionnement et de l’empilage des transistors, ce travail propose l’utilisation du layout de transistors repliés ainsi que la technique de « diffusion splitting ». Les résultats ont indiqué que les designs repliés peuvent offrir une section efficace de SET inférieure ainsi qu'un LET seuil plus élevé que celui observé pour les designs non repliés. Au niveau des circuits, les implications de la synthèse logique des conceptions à base de cellules sont étudiées. En outre, étant donné la dépendance des techniques RHBD par rapport au signal d'entrée, la probabilité du signal est proposée comme une approche de durcissement spécifique à l'application afin d'améliorer l'efficacité du durcissement tout en réduisant les inconvénients de conception et d'éviter les qualifications trompeuses. Par exemple, une optimisation de l'affectation des broches qui vise les effets SET peut permettre de réduire le taux global de SET. De plus, les méthodologies d'insertion sélective de blocs TMR (Triple Modular Redundancy) peuvent être optimisées en fonction de la probabilité de signal des nœuds critiques et des architectures de votes majoritaires.

The reliability of electronic circuits is subject to physical damage or functional failures due to the influence of the application environment, such as the presence of atmospheric or space radiation. The particle interaction within silicon can lead to permanent or transient effects such as the Single-Event Effects (SEEs). Due to the intrinsic masking effects of combinational circuits in digital designs, Single-Event Transient (SET) effects were considered irrelevant compared to the data rupture caused by Single-Event Upset (SEU) effects. However, the importance of considering SET in Very-Large-System-Integration (VLSI) circuits increases given the reduction of the transistor dimensions and the logic data path depth in advanced technology nodes. Accordingly, the threat of SET must be carefully addressed along with the SEU characterization in electronics systems from space to ground applications. Also, to increase the reliability of the systems, radiation hardening techniques can be adopted in the process or design levels. The characterization process is usually experimental-test oriented, however, the need of adopting modeling simulations to study fundamental radiation effects and improve testing methodologies has led to an increase interest in developing SEE characterization methodologies based on simulation tools. Accordingly, this thesis provides a complete simulation chain based on a multi-physics and multi-scale approach to characterize electronics component against SEU/SET effects. Additionally, radiation-hardening-by-design (RHBD) techniques were evaluated and proposed at physical layout and circuit levels. The physical layout design influences the SEE generation mechanisms induced by a particle strike hence hardening techniques are widely used in the layout level to reduce the charge collection process. Besides analyzing the gate sizing and transistor stacking, in this work, the transistor folding layout is proposed along with the diffusion splitting technique. The results have shown that folded designs can provide lower SET cross-section in addition to the higher threshold LET than the observed for the unfolded designs. At circuit-level, the implications of logic synthesis of cell-based designs are studied. Additionally, given the input dependence of the RHBD techniques, signal probability is proposed as an application-specific hardening approach in order to improve the hardening efficiency while reducing the design drawbacks and, very importantly, avoid misleading qualifications. For instance, a pin assignment optimization targeting SET effects can provide reduction on the overall SET rate without any area overhead. Additionally, selective TMR (Triple Modular Redundancy) block insertion methodologies can be optimized based on the signal probability of the critical nodes and the majority voter architectures.