Calcul sur architecture peu fiable

Computation on unreliable architecture

• Auteur / Autrice : Yangyang Tang
• Direction : Emmanuel Boutillon, Christophe Jego, Michel Jézéquel
• Type : Thèse de doctorat
• Discipline(s) : STIC
• Date : Soutenance en 2013
• Etablissement(s) : Lorient
• Ecole(s) doctorale(s) : École doctorale Santé, information-communication et mathématiques, matière (Brest, Finistère)
• Partenaire(s) de recherche : Autre partenaire : Université européenne de Bretagne (2007-2016)

Mots clés

Mots clés contrôlés

Tolérance aux fautes (ingénierie)

Codage

Fiabilité

Circuits électroniques -- Calcul

Résumé

En théorie, les circuits électroniques conçus selon la méthode du pire-cas sont supposés garantir un fonctionnement sans erreur pour un coût d’implémentation élevé. Dans la pratique les circuits restent sujets aux erreurs transitoires du fait de leur sensibilité aux aléas tels que la radiation et la température. En revanche, une conception prenant en compte la tolérance aux fautes permet de faire face à de tels aléas comme la variabilité du processus de fabrication. De plus, les erreurs transitoires et la variabilité de fabrication s'intensifient avec l’émergence de nouveaux processus de fabrication et des circuits de dimension de plus en plus réduite. La demande d'une conception intégrant la tolérance aux fautes devient désormais primordiale. La présente thèse a pour objectif de cerner la problématique de la conception de circuits sur des puces peu fiables et apporte des contributions suivant quatre aspects. Dans un premier temps, nous proposons une méthode de tolérance aux fautes, basée sur la correction d’erreurs et la redondance à faible coût. Puis, nous présentons un critère bidimensionnel judicieux permettant d'évaluer la fiabilité et l’efficacité matérielle de circuits. Nous proposons ensuite un modèle universel qui apporte une tolérance aux fautes à redondance faible pour les systèmes logiques d’aujourd’hui et les architectures nanoélectroniques de demain. Enfin, nous découvrons un décodeur tolérant aux fautes transitoires internes.

Although materials could be fabricated as error-free theoretically with a huge cost for worst-case design methodologies, the circuit is still susceptible to transient faults by the effects of radiation, temperature sensitivity, and etc. On the contrary, an error-resilient design enables the manufacturing process to be relieved from the variability issue so as to save material cost. Since variability and transient upsets are worsening as emerging fabrication process and size shrink are tending intense, the requirement of robust design is imminent. This thesis addresses the issue of designing on unreliable circuit. The main contributions are fourfold. Firstly a fast error-correction and low cost redundancy fault-tolerant method is presented. Moreover, we introduce judicious two-dimensional criteria to estimate the reliability and the hardware efficiency of a circuit. A general-purpose model offers low-redundancy error-resilience for contemporary logic systems as well as future nanoeletronic architectures. At last, a decoder against internal transient faults is designed in this work.