Nouvelles architectures de mémoires embarquées compatibles CMOS

New architectures of CMOS-compatible embedded memories

• Auteur / Autrice : Alexandre Villaret
• Direction : Sorin Cristoloveanu, Thomas Skotnicki
• Type : Thèse de doctorat
• Discipline(s) : Microélectronique
• Date : Soutenance en 2004
• Etablissement(s) : Grenoble INPG

Résumé

Les systèmes électroniques embarqués constituent un enjeu majeur de l'industrie microélectronique. Ils sont traditionnellement constitués de cellules mémoires DRAM (Dynamic Random Access Memory) à capacité de stockage co-intégrées avec les fonctions logiques. Néanmoins la viabilité de cette cellule DRAM est fortement remise en jeu pour les générations CMOS (Complementary Metal Oxide Semiconductor) sub-90 nm. Ce travail de thèse contribue à l'évaluation et au développement de cellules mémoires alternatives et innovantes (sans capacité), fonctionnelles aux petites dimensions (10-100 nm). La première partie de ce rapport est dédiée à l'étude de l'effet de substrat flottant observé sur les transistors MOS à triple-caisson. Une modélisation des phénomènes mis en jeux est proposée et vérifiée expérimentalement entre 25 et 100ʿC. Nous démontrons que cet effet est exploitable comme effet mémoire pour les prochaines générations de DRAM embarquées (90-45 nm). Au cours de la seconde partie, les performances d'une architecture inédite, la '' bascule DRAM '', sont évaluées du point de vue théorique et son procédé de fabrication est développé.

Electronic Systems On Chip (SOC) are of major concern in microelectronics industry. Traditionally, they integrate DRAM (Dynamic Random Access Memory) cells with storage capacitors aside to logic functions. However, viability of this DRAM cell is uncertain for sub-90 nm CMOS (Complementary Metal Oxide Semiconductor) generations. The aim of this PhD is to contribute to the evaluation and the development of innovative capacitor-less memory cells functional in the 10-100 nm range. First part of this report is dedicated to the study of floating body effect in triple-well MOS transistors. Involved phenomena are modelled and characterized within 25-100ʿC temperature range. It is shown that this effect is suited for memory application for the next generations of low-cost embedded DRAM (90 - 45 nm). An original architecture, called '' DRAM balance cell '', is studied from a theoretical point of view and its fabrication process is developed. A very high retention/programming time ratio is expected for this ''high performance'' cell.