Conception et modélisation électrique de structures de protection contre les décharges électrostatiques en technologies BICMOS et CMOS analogique

Design and compact modeling of ESD (ElectroStatic Discharge) protection structures for BiCMOS and Analog CMOS technologies

• Auteur / Autrice : Géraldine Bertrand
• Direction : Marise Bafleur
• Type : Thèse de doctorat
• Discipline(s) : Electronique
• Date : Soutenance en 2001
• Etablissement(s) : Toulouse, INSA

Mots clés

Mots clés contrôlés

SPICE -- logiciel

Photoémission

Simulation par ordinateur

Composants électroniques

Transistors bipolaires

MOS complémentaires

Protection

Circuits intégrés

Décharges électriques

Mots clés libres

Décharges électrostatiques

Résumé

Avec la réduction des dimensions lithographiques et l'introduction de nouveaux procédés technologiques, les circuits intégrés sont devenus plus vulnérables aux décharges électrostatiques (ESD). Ainsi, pour minimiser le nombre d'itérations de masques liées à ce problème, il faut désormais prendre en compte l'ESD très tôt dans le développement de nouveaux produits et, pour cela, pouvoir prédire l'efficacité d'une stratégie de protection. La mise à disposition de bibliothèques d'éléments de protection optimisés, incluant leur dessin technologique ainsi qu'un modèle électrique de type SPICE, répond à ce besoin. Cependant, les structures de protection contre les ESD sont des composants qui fonctionnent dans des régimes de claquage par avalanche et de fort courant qui ne sont pas décrits par les modèles SPICE standards. Nous présentons dans notre mémoire une méthodologie permettant l'extension des modèles classiques à ces domaines, dans le cas de deux structures respectivement utilisées en technologies BiCMOS et CMOS analogique : le transistor bipolaire NPN vertical autopolarisé, et le transistor NMOS qui fonctionne grâce à l'action de son transistor NPN latéral parasite. Cette méthodologie repose sur une analyse approfondie des mécanismes de fonctionnement et de défaillance des composants à l'aide de simulations physiques bidimensionnelles, de caractérisations en impulsion (TLP) et d'expériences de microscopie à émission lumineuse (EMMI).

The sensitivity of modern integrated circuits to ElectroStatic Discharges (ESD) increases with the technology shrink and the introduction of new process techniques. To move towards a ''first pass success'', ESD must be taken into account at an early stage of a project development which requires capability to predict efficiency of ESD protection strategies. The availability of an ESD protection library including both optimized layouts and electrical models is part of the solution. However, ESD protection structures operate in avalanche breakdown and high current regimes, which cannot be simulated with standard SPICE models. In this thesis, a methodology to extend classical models to these regimes is first developed for the vertical bipolar NPN transistor widely used in BiCMOS technologies. This methodology is then applied to the NMOS transistor in an analog CMOS process, with the modeling of its parasitic lateral NPN transistor. Physics-based compact models are provided thanks to 2D device simulation, TLP characterization and photoemission experiments (EMMI).