Immunité au ''Latch-up'' d'une technologie de puissance intelligente CMOS/DMOS basée sur un concept de puits flottant et applications

Floating well based design methodology aimed to improve latch-up immunity in a cmos/dmos smart power technology

• Auteur / Autrice : Manuel Puig Vidal
• Direction : Marise Bafleur
• Type : Thèse de doctorat
• Discipline(s) : Électronique
• Date : Soutenance en 1993
• Etablissement(s) : Toulouse 3

Mots clés

Mots clés contrôlés

Thyristors

Circuits de commutation

MOS complémentaires

Transistors bipolaires

Résumé

Dans le cadre d'une technologie compatible dmos, une solution faible cout basee sur un concept de puits flottant et ayant une bonne immunite au latch-up, est proposee. La diffusion p+ profonde inherente a la structure dmos est utilisee pour realiser un anneau qui entoure le transistor nmos dans le puits p flottant de la structure cmos et recouvre legerement sa diffusion de source. Une technologie cmos compatible dmos a ete mise au point et un vehicule test a ete concu et realise dans la centrale technologique du laas. Les resultats de caracterisation montrent une bonne immunite au latch-up a la fois en statique et en dynamique par rapport a une structure cmos standard. Une etude des caracteristiques des transistors nmos montre l'efficacite de l'anneau p+ profond pour l'evacuation des courants parasites et de ce fait, des performances de transistors convenables. Differentes applications basees sur ce concept de puits flottant ont ete envisagees: sur la base de la technologie cmos 2 et dans le cadre du circuit multi projet francais, un photodetecteur et un detecteur de temperature excessive ont ete concus, realises et caracterises