Mise au point d'un dispositif expérimental pour l’étude des structures MOS : Application à l’étude du vieillissement des TMOS microniques par la technique de pompage de charge
Auteur / Autrice : | Farid Djahli |
Direction : | Bernard Balland |
Type : | Thèse de doctorat |
Discipline(s) : | Electronique |
Date : | Soutenance en 1992 |
Etablissement(s) : | Lyon, INSA |
Ecole(s) doctorale(s) : | École doctorale Électronique, électrotechnique, automatique (Lyon) |
Partenaire(s) de recherche : | Laboratoire : LPM - Laboratoire de Physique de la Matière (1961-2007) |
Mots clés
Mots clés contrôlés
Résumé
Après quelques rappels sur les différentes techniques des mesures et des caractérisation des transistors MOS vieillis, en particulier la technique de pompage de charge que nous avons adaptée à notre dispositif expérimental, nous effectuons une étude critique des différents modèles de dégradation des TMOS qui nous ont permis d expliquer nos résultats expérimentaux. Nous décrivons ensuite les détails de réalisation du dispositif expérimental que nous avons mis au point. Ce dispositif, prévu pour l'étude des TMOS, permet la caractérisation de n'importe quelle structure MOS dans une très large gamme de température (77K-400K). Nous présentons enfin la méthode d'extraction paramètres du TMOS vieilli, ainsi que les résultats expérimentaux de vieillissement obtenus sur deux séries différentes de TMOS microniques a canal N, soumis à différents types de contraintes électriques. Ces résultats ont permis d'observer un comportement inhabituel de la transconductance après un vieillissement de courte durée sous forte tension de drain. De même, pour des durées de contraintes plus longues, la tension de seuil présente un comportement particulier. Les mesures de pompage de charge nous ont permis de montrer le caractère non uniforme et très localisé des dégradations engendrées par l'injection de porteurs chauds dans l'oxyde de grille. Nous montrons que le phénomène de piégeage d’électrons et la génération d’états d interface dépendent des conditions des contraintes et des dimensions des transistors.