Maximisation de l'efficacité d'une architecture multi-cœurs modulable de processeur RISC-V sous contraintes temporelles strictes

Maximizing the Efficiency of a Modular Multi-Core RISC-V Processor Architecture under Strict Timing Constraints

• Auteur / Autrice : Florian Collin
• Direction : Christophe Jego
• Type : Projet de thèse
• Discipline(s) : Electronique
• Date : Inscription en doctorat le 24/11/2025
• Etablissement(s) : Bordeaux
• Ecole(s) doctorale(s) : École doctorale des sciences physiques et de l'ingénieur
• Partenaire(s) de recherche : Laboratoire : Laboratoire de l'Intégration du Matériau au Système
• Partenaire(s) de recherche : Equipe de recherche : Circuits et Systèmes Numériques (CSN)

Mots clés

Mots clés libres

Risc-v

SoC

Processeur multi-cœurs

Risc-v

SoC

Multi-core processor

Résumé

Cette thèse vise à maximiser les performances en pire-cas d'un processeur RISC-V multi-cœurs dédié aux applications critiques, en respectant leurs contraintes temporelles strictes. La conception prendra en compte le compromis entre performances, puissance, surface, coût (PPA-C), modularité, interconnexions, certification avionique et technologies ASIC. L'objectif est de maîtriser les interférences liées au partage des ressources pour optimiser l'efficacité en pire-cas, sans les éliminer systématiquement. L'évaluation de l'architecture se fera à différents niveaux via simulations, émulation, prototypage FPGA et tests ASIC, en s'appuyant sur des blocs IP comme le cœur CVA6.

This thesis aims to maximize the worst-case performance of a multicore RISC-V processor dedicated to critical applications, while respecting their strict timing constraints. The design will consider the trade-off between performance, power, area, cost (PPA-C), modularity, interconnections, avionics certification, and ASIC technologies. The objective is to manage resource-sharing interferences to optimize worst-case efficiency, without eliminating them entirely. The architecture evaluation will be conducted at multiple levels through simulations, emulation, FPGA prototyping, and ASIC testing, relying on IP blocks such as the CVA6 core.