L'IA pour l'automatisation de la conception électronique

AI for Electronic Design Automation

• Auteur / Autrice : Andre Borges cavalcante
• Direction : Lirida Naviner
• Type : Projet de thèse
• Discipline(s) : Information, communications, électronique
• Date : Inscription en doctorat le 05/11/2024
• Etablissement(s) : Institut polytechnique de Paris
• Ecole(s) doctorale(s) : École doctorale de l'Institut polytechnique de Paris
• Partenaire(s) de recherche : Laboratoire : Laboratoire de Traitement et Communication de l'Information
• Partenaire(s) de recherche : Equipe de recherche : SSH – Secure and Safe Hardware

Mots clés

Mots clés libres

Les réseaux de neurones

Cnn

Réseaux neuronaux graphiques

Système sur puce

Eda; cad

Lieu et itinéraire

Neural Networks

Cnn

Graph Neural Networks

System-on-Chip

Eda; cad

Place & Route

Résumé

Les SoC (System-on-Chips) modernes sont des systèmes extrêmement complexes comprenant des milliards de transistors et des milliers de blocs de propriété intellectuelle (IP) provenant de plusieurs fournisseurs du monde entier. Ces systèmes doivent être optimisés pour les contraintes physiques, tout d'abord pour les performances et la puissance, mais aussi pour les contraintes de fabrication de plus en plus difficiles au nœud technologique actuel de 5 nm. Par exemple, le dernier SoC A16 Bionic d'Apple comprend plus de 16 milliards de transistors au nœud de 5 nm, avec une fréquence maximale allant jusqu'à 3,46 GHz, comprenant plusieurs cœurs CPU, GPU, NPU et des centaines d'autres cœurs pour la communication intra et extra-puce. La gestion de ce niveau de complexité dépasse tout simplement l'esprit humain, et l'utilisation de méthodes automatisées et de techniques traditionnelles d'apprentissage automatique a été adoptée très tôt dans la communauté de conception de SoC. Cette conception automatisée est une industrie d'un milliard de dollars en elle-même appelée l'industrie EDA (Electronic Design Automation). Chaque étape de conception est à nouveau une collection de problèmes NP Complete. Par exemple, un problème simple de planification d'étage de puces comporte environ 109 000 états possibles, comparé à un jeu de Go (~ 10 360) et à un jeu d'échecs (~ 10 123). Par conséquent, l'utilisation d'algorithmes déterministes entraînera un temps d'exécution presque infini. Pour cette raison, l'utilisation d'heuristiques (avec intuition humaine) et de techniques d'apprentissage automatique est très courante dans le domaine de l'EDA. Objectifs et méthodes : Comme indiqué précédemment, les algorithmes EDA sont un ensemble de problèmes NP-Hard qui sont actuellement résolus avec des méthodes d'optimisation basées sur l'heuristique. La principale différence entre ces algorithmes et les concepteurs humains experts est l'absence de réutilisation des informations, des connaissances et du savoir-faire antérieurs. Ces algorithmes partent d'un état propre et tentent de trouver la solution optimale, ce qui entraîne des temps d'exécution très longs, alors que les experts humains peuvent généralement trouver rapidement une solution raisonnablement bonne, bien que souvent sous-optimale. Les tâches de conception back-end telles que le placement de puces/la planification d'étage sont principalement traitées par le biais de GNN et de CNN. Les tâches détaillées de prédiction de routage et de prévision de congestion sont traitées par des techniques d'apprentissage profond. L'objectif principal de cette thèse de doctorat est la planification d'étage pilotée par l'IA, le placement/routage de circuits VLSI. Nous prévoyons d'utiliser la méthode existante basée sur l'apprentissage profond pour la planification d'étage et d'utiliser une approche basée sur le réseau neuronal graphique (GNN) pour le routage en un coup des connexions. Il s'agit là encore d'un objectif très ambitieux qui n'a pas été abordé auparavant. Les approches décrites dans la littérature utilisent un processus itératif et chronophage. Nous allons d'autre part générer un grand ensemble de données de routage de bonne qualité en utilisant les outils existants et en formant nos réseaux à prédire les itinéraires instantanément. Voici un bref plan pour 3 ans de doctorat. (sous réserve de modification en fonction de l'orientation de l'étudiant) Année 1. (État de l'art et ensemble de données) L'année 1 est consacrée à l'étude de l'état de l'art et à la recherche de création d'ensembles de données pertinents. Outre l'étude de la littérature, reproduisez le travail de planification d'étage de puces existant effectué par Google. Année 2. (Réseaux neuronaux pour le placement/planification d'étage) Exploration d'architectures CNN/GNN innovantes et de méthodes de formation pour un placement/planification d'étage rapide en une seule fois. Nous utiliserons les ensembles de données collectés au cours de la première année. Année 3. (Réseaux neuronaux pour le routage) Exploration d'architectures CNN/GNN innovantes et de méthodes de formation pour un routage en une seule fois adapté aux listes de connexions VLSI comprenant des milliards de portes et d'interconnexions.

Modern Day SoCs (System-on-Chips) are extremely complex systems comprising of billions of transistors, thousands of IP (Hardware Intellectual Property) blocks coming from multiple vendors all across the globe. These systems have to be optimized for physical constraints, firstly for performance and power, and also for increasingly difficult fabrication constraints at the current 5nm technology node. For example the latest A16 Bionic SoC from Apple comprises of over 16 billion transistors at 5nm node, with maximum frequency upto 3.46 GHz, comprising of multiple core CPU, GPU, NPU and hundreds of other cores for intra and extra chip communication. Managing this level of complexity, is simply beyond the human mind, and use of automated methods, and traditional machine learning techniques have been adopted very early in the SoC Design community. This automated design is a billion dollar industry in itself called the EDA (Electronic Design Automation) Industry. Each design step is again a collection of NP Complete problems. For example a simple chip floorplannig problem has ~109000 possible states, compared to a game of Go (~10360) and a game of Chess (~10123). Consequently, the use of deterministic algorithm will result in a near-infinite runtime. For this reason the use of Heuristics (with human intuition) and machine learning techniques are very common in the EDA field. Objectives and Methods: As stated previously, the EDA algorithms are a collection of NP-Hard Problems which are currently solved with heuristics-based optimization methods. The major difference between these algorithms and expert human designers is the absence of reuse of previous information, knowledge and know-how. These algorithms start from a clean state and try to find the optimum solution, leading to very long runtimes, whereas human experts can usually quickly find a reasonably good solution, although often sub-optimal. The backend design tasks such as Chip Placement/Floorplanning is mainly addressed through GNNs, CNNs. The detailed routing prediction and congestion prediction tasks are addressed by deep learning techniques. The main goal of this PhD. Thesis is AI –Driven Floorplanning, Placement/Routing of VLSI circuits. We plan to use existing deep learning based method for floorplanning, and use a Graph Neural Network (GNN) based approach for one-shot routing of connections. This is again a very ambitious goal which has not been addressed before. The approaches in literature use an iterative and time consuming process. We will on the other hand, generate a large dataset of good quality routing using existing tools, and training our networks to predict routes instantaneously. Here is brief plan for 3 years of PhD. (subject to change depending on the orientation of the student) Year 1. (State of The Art, and Dataset) Year 1 is dedicated to study the state of the art and finding creatting relevant datasets. Apart from literature study Reproduce existing chip floor-planning work done by Google. Year 2. (Neural Networks for Placement/Floorplanning) Exploring innovative CNN/GNN architectures and training methods for quick one-shot placement/ floor-planning. We will use the datasets collected in the first year. Year 3. (Neural Networks for Routing) Exploring innovative CNN/GNN architectures and training methods for one-shot routing adapted for VLSI netlists comprising of billions of gates and interconnections