MODÈLES GÉNÉRATIFS ET RÉSEAUX NEURONAUX GRAPHIQUES POUR L'EXPLORATION DE L'ESPACE DE CONCEPTION DES SYSTÈMES SUR PUCE

GENERATIVE MODELS AND GRAPHICAL NEURAL NETWORKS FOR THE EXPLORATION OF THE DESIGN SPACE OF SYSTEMS-ON-CHIP

• Auteur / Autrice : Dorian Gailhard
• Direction : Lirida Naviner de barros
• Type : Projet de thèse
• Discipline(s) : Information, communications, électronique
• Date : Inscription en doctorat le 01/05/2024
• Etablissement(s) : Institut polytechnique de Paris
• Ecole(s) doctorale(s) : École doctorale de l'Institut polytechnique de Paris
• Partenaire(s) de recherche : Laboratoire : Laboratoire de Traitement et Communication de l'Information
• Partenaire(s) de recherche : Equipe de recherche : SSH – Secure and Safe Hardware

Mots clés

Mots clés libres

Réseaux neuronaux graphiques

Génération de graphes

Système sur puce

Automatisation de la conception électronique

Graph neural networks

Graph generation

System-on-Chip

Electronic design automation

Résumé

Les systèmes sur puce (SoC) modernes sont des systèmes extrêmement complexes composés de milliards de transistors et de milliers de blocs de propriété intellectuelle (IP) matériels provenant de multiples fournisseurs du monde entier. Ces systèmes doivent être optimisés en fonction de contraintes physiques, tout d'abord en termes de performances et de puissance, mais aussi en fonction de contraintes de fabrication de plus en plus difficiles à respecter au niveau du nœud technologique actuel de 5 nm. Par exemple, le dernier SoC A16 Bionic d'Apple comprend plus de 16 milliards de transistors à un nœud de 5 nm, avec une fréquence maximale de 3,46 GHz, comprenant plusieurs cœurs de CPU, GPU, NPU, et des centaines d'autres cœurs pour la communication intra et extra puce. Ce domaine est connu sous le nom d'Electronic Design Automation (EDA). La gestion de ce niveau de complexité dépasse tout simplement l'esprit humain, et l'utilisation de méthodes automatisées et de techniques traditionnelles d'intelligence artificielle a été adoptée très tôt par la communauté de conception des systèmes de commande à distance. Par exemple, un simple problème de planification de plancher de puce a ~109000 états possibles, comparé au jeu de Go (~10360), ou au jeu d'échecs (~10123). Par conséquent, l'utilisation d'algorithmes déterministes se traduira par des temps d'exécution quasi infinis. C'est pourquoi l'utilisation d'heuristiques (tirant parti de l'intuition et de l'expérience humaines) et de techniques d'apprentissage automatique est courante dans le domaine de l'EDA. Cette thèse de doctorat fait partie intégrante du projet ANR 'System On Chip Design leveraging Artificial Intelligence (SODA)'. Dans cette recherche, nous visons à nous démarquer des techniques conventionnelles de pointe en exploitant des réseaux neuronaux et des méthodologies nouvelles et spécifiques pour relever les défis de l'EDA. Nous nous concentrerons principalement sur la synthèse de graphes de réseaux sur puce (NoC) présentant des propriétés souhaitables à l'aide de modèles génératifs de graphes. Inspirés par les avancées dans le domaine des modèles génératifs pour les graphes moléculaires, nous cherchons à explorer leur application aux graphes NoC. En outre, nous plongerons dans le domaine de l'optimisation combinatoire et des problèmes de graphes, y compris le chemin le plus court, l'arbre de recouvrement minimal et le voyageur de commerce, entre autres, en tirant parti de la puissance des réseaux neuronaux de graphes (GNN).

Modern-day System-on-Chips (SoCs) are extremely complex systems consisting of billions of transistors, and thousands of hardware Intellectual Property (IP) blocks coming from multiple vendors all across the globe. These systems have to be optimized for physical constraints, firstly for performance and power, and also for increasingly difficult fabrication constraints at the current 5nm technology node. For example, the latest A16 Bionic SoC from Apple comprises over 16 billion transistors at a 5nm node, with a maximum frequency of up to 3.46 GHz, comprising multiple core CPU, GPU, NPU, and hundreds of other cores for intra and extra chip communication. This field is known as Electronic Design Automation (EDA). Managing this level of complexity is simply beyond the human mind, and the use of automated methods, and traditional artificial intelligence techniques have been adopted early in the SoC Design community. For example, a simple chip floor-planning problem has ~109000 possible states, compared to the game of Go (~10360), or to the game of Chess (~10123). Consequently, the use of deterministic algorithms will result in near-infinite run times. For this reason, the use of heuristics (leveraging human intuition and experience) and machine-learning techniques are common in the EDA field. This PhD thesis is an integral part of the ANR project 'System On Chip Design leveraging Artificial Intelligence (SODA)'. In this research, we aim to break away from conventional state-of-the-art techniques by exploiting neural networks and new, specific methodologies to address the challenges of SODA. We will focus primarily on the synthesis of Network-on-Chip (NoC) graphs with desirable properties using generative graph models. Inspired by advances in generative models for molecular graphs, we aim to explore their application to NoC graphs. In addition, we will delve into combinatorial optimization and graph problems, including shortest path, minimal spanning tree and traveling salesman, among others, by leveraging the power of graph neural networks (GNNs).