Génération de circuits FPGA pour les systèmes critiques

Autocoding of FPGA for advanced GNC algorithm.

• Auteur / Autrice : Inès Winandy
• Direction : Pierre-Loïc Garoche, Arnaud Dion
• Type : Projet de thèse
• Discipline(s) : Informatique
• Date : Inscription en doctorat le 01/10/2023
• Etablissement(s) : Toulouse, École nationale de l’aviation civile
• Ecole(s) doctorale(s) : École doctorale Systèmes (Toulouse ; 1999-....)
• Partenaire(s) de recherche : Laboratoire : ENAC-LAB - Laboratoire de Recherche ENAC

Mots clés

Mots clés libres

Fpga

Gnc

Mpc

Hdl

Résumé

De la même manière qu'il est possible aujourd'hui de générer du code critique à partir de modèle data-flow synchrone Simulink, c'est à dire de compiler les modèles en code C ''embarquable'', d'autres chaînes de compilation proposent de produire du code dans des langages de descriptions matériel, les hardware description languages (HDL) comme VHDL ou Verilog, eg [1]. Ces outils restent souvent très liés au matériel cible comme, par exemple, les FPGA (Field Programmable Gate Array) de Xilinx. Ces plateformes FPGA sont de plus en plus matures mais également accessibles. Elles offrent une formidable opportunité pour redéployer le système dy- namiquement sur le circuit. De plus, leur architecture permet une programmation exploitant le parralélisme et offre ainsi des temps de latence très faible et des consommations énergétiques très basses. L'objectif de cette thèse est d'explorer les possibilités de génération de code HDL, ici VHDL à partir de description de modèles Simulink ou Lustre, tout en y intégrant: • des problématiques de performance, • de vérification et validation formelles • pour des applications de contrôle numérique, essentiellement des fonctions de GNC (Guidance, Navigation and Control) comme des contrôleures linéaires ou des algorithmes plus complexes de type MPC (Model Predictive Control) La performance peut être soutenue de plusieurs façon. D'une part, il est possible d'utiliser les méthodes d'analyse statique et d'interprétation abstraite pour prévoir précisement les ranges de valeur des variables [2] et permettre une compilation extrêmement compacte vers des formats en virgule fixe, tout en minimisant le nombre de portes logiques utilisées dans le FPGA. Les méthodes de vérification formelle [3-8] peuvent également permettre l'optimisation du code HDL produit permettant ainsi des gains de performances significatifs, qui sont aujourd'hui essentiellement obtenu manuellement [9]. Enfin, le production de code HDL à partir de modèle dataflow synchrone peut exploiter plus finement l'ordre partiel des dépendences entre flux, là où les compilations vers des langages impératifs imposent la production d'un code séquentiel. Différents travaux cherchent également à munir les modèles HDL de spécifications (PSL, Prop- erty Specification Language) et d'algorithmes pour les valider. Un autre axe serait d'unifier les méthodes spécification formelle au niveau modèle et les méthodes de vérification au niveau du code impératif ou HDL. Enfin les algorithmes ou systèmes ciblés dans cette thèse sont les algorithmes de contrôle, des algorithmes classiques utilisant essentiellement des calculs simples d'algèbre linéaire, à des algo- rithmes plus sophistiqués [9] qui exécutent des routines d'optimisation convexe, de linéarisation et de discrétisation, en temps réel. Il s'agit donc de proposer des schémas de compilation efficaces pour ces familles d'algorithmes numériques de contrôle. L'objectif est de pouvoir développer une telle chaîne de compilation tout en allant jusqu'à la plateforme FPGA finale; par exemple contrôlant un robot.

Current modeling frameworks such as Matlab Simulink are proposing toolchains to support the autocoding of models of controllers into embeddable code. While most users are currently using, in production, the capabilities to produce C code, other toolchains also enable the generation of HDL (Hardware Description Languages) such as VHDL or Verilog, from these high-level synchronous dataflow languages (Simulink, Scade, Lustre), see eg [1]. These tools are often tied to the target system, for example the FPGAs (Field Programmable Gate Array) of Xilinx. These FPGA platforms are more and more mature but also more accessible. In addition, their architecture is attractive for space applications: they enable dynamic redeployment of the functions on the board; they provide efficient parallelism of instructions and therefore produce minimal latencies and low energy consumption. The goal of this PhD is to explore the means to produce HDL code, here VHDL, from high-level models such as Simulink or Lustre, focusing on: • performance • formal verification and validation • specifically focused on numerical control algorithms for GNC functions (Guidance, Navigation and Control) from simple linear controllers to advance optimization-based control such as MPC (Model Predictive Control) Performance can be improved from different angles. One can rely on static analysis methods to compute safe ranges of values for variables [2] and enable efficient compilation towards compact fixed-point formats, while minimizing the number of logic gates used in the FPGA. Formal verifi- cation means [3-8] can also enable HDL code optimization, improving performance. This kind of optimization is currently obtain manually [9]. Last, autocoding HDL from synchronous dataflow models can rely more finely on the partial order describing dependencies between flows. At the verification level, different works address the definition of specification languages for HDL models (eg. PSL, Property Specification Language) and algorithms to validate them. Another direction of research will try to unify the specification languages available at model and HDL level, as well of the verification means at code and HDL level. Last, the algorithms or systems targeted in this Phd are specifically control algorithms, from linear controllers relying mainly on simple computation of linear algebra, to more sophisticated ones [9] which are running convex optimization algorithms, linearization or discretization, online, in real time. We propose to focus specifically the work on the efficient compilation of these numerical control algorithms. The main objective is to support the design of such a compilation toolchain, while targeting the effective compilation to a FPGA platform; for example controlling a robot.