Analyse des Effets des Interférences sur la Prévisibilité Temporelle des Architectures Many-coeurs

Analyzing Interference Effects on Timing Predictability of Many-core Architectures

• Auteur / Autrice : Safae Elamrani
• Direction : Mathieu Jan
• Type : Projet de thèse
• Discipline(s) : Informatique
• Date : Inscription en doctorat le 01/10/2022
• Etablissement(s) : université Paris-Saclay
• Ecole(s) doctorale(s) : École doctorale Sciences et technologies de l'information et de la communication (Orsay, Essonne ; 2015-....)
• Partenaire(s) de recherche : Laboratoire : Laboratoire d'intégration des systèmes et des technologies (Gif-sur-Yvette, Essonne ; 2001-....)
• Partenaire(s) de recherche : Référent : Faculté des sciences d'Orsay

Mots clés

Mots clés libres

Prédictibilité temporelle

Architectures matérielles

Systèmes temps réel

Timing predictablity

Hardware architectures

Real-time systems

Résumé

Un nombre croissant de systèmes critiques tels que les véhicules autonomes, l'avionique et les dispositifs médicaux sont exécutés sur des architectures comportant un grand nombre de cœurs, et interagissant en temps réel avec leur environnement. Etant donné que les conséquences d'une défaillance de tels systèmes peuvent entrainer des dommages importants, il est nécessaire de développer des méthodes de vérification pour minimiser le risque de défaillance. Une cause typique d'un tel échec est des problèmes temporels. De plus, lorsque des applications critiques multithread sont déployées sur ces architectures many-coeurs, elles peuvent entraîner des délais supplémentaires à cause des contentions. Ce phénomène est appelé interférence, qui est généralement définie comme le résultat d'accès simultanés à des ressources partagées (par exemple, RAM, caches, buffers et interconnexion) par des tâches s'exécutant sur différents cœurs et dans des fenêtres temporelles qui se chevauchent . Par conséquent, le comportement du logiciel contribue en grande partie aux délais d'interférence et doit être analysé en tenant compte du modèle temporel du matériel sous-jacent. L'objectif de cette thèse est de proposer un framework formel et pratique pour la quantification et la réduction des interférences. Deux contributions principales sont attendues : • la modélisation des ressources matérielles sensibles aux interférences telles que les caches, les buffers et les interconnexions à l'aide d'un langage de spécification formel et l'analyse des traces d'exécution générées pour calculer les délais d'interférence. L'application de techniques de profiling ou d'analyse de criticité sur les traces pour capturer les entrelacements critiques des accès aux ressources partagées est cruciale pour alléger la complexité de l'analyse proposée. • concevoir des stratégies logicielles, au niveau du compilateur, pour atténuer les interférences et augmenter la prévisibilité du système. Ces stratégies reposent sur les délais d'interférence résultant de l'analyse de traces afin d'instrumenter le compilateur pour ordonnancer efficacement les accès aux ressources partagées (c'est-`a-dire minimiser les conflits sans compromettre les performances du système).

An increasing number of safety-critical systems such as autonomous vehicles, aircraft flight control and medical devices are controlled by many-core processors interacting in real-time with their environment. Since the consequences of failure of such systems can lead to substantial damage, it is crucial to develop safety verification methods to minimize the risk of deficiency. A typical cause of such failure is timing problems. Therefore, computing safe and tight timing bounds is fundamental to the successful execution of these real-time systems. When multi-threaded safety-critical applications are deployed on such many-core systems, they may cause contention delays. This phenomenon is referred to as cross-core interference, which is usually defined as as a result of concurrent accesses to shared resources (e.g. RAM, caches, buffers and interconnect) of tasks running on different cores and that execute within overlapping time windows. Therefore, the software behavior contributes a large part of the interference delays and should be analyzed while taking into account the timing model of the underlying hardware. The objective of this PhD is to propose a formal and practical framework for interference quantification and mitigation. The main expected contributions consist of: - modeling hardware resources susceptible to interferences like caches, buffers and interconnect using a formal specification language and analysis of the generated timed traces to compute interference delay bounds. - Applying profiling techniques or criticality analysis on the generated traces to smartly capture the critical interleavings of accesses to shared resources is crucial to ease the complexity of the analysis and ensure the scalability of the proposed approach. - devising software strategies, at the compiler level, to mitigate interferences and increase the predictability of the system. These strategies rely on the interference delay bounds resulting from trace analysis in order to instrument the compiler to efficiently schedule accesses to shared resources (i.e. minimize contention without compromising the performance of the system).