Solutions d'interconnexion 2.5D/3D robustes et efficaces pour les SoCs critiques.

Robust and efficient interconnect solutions for enabling 2.5D/3D Safety Critical SoCs.

• Auteur / Autrice : Antoine Rouget
• Direction : Fabien Clermidy
• Type : Projet de thèse
• Discipline(s) : Nano électronique et Nano technologies
• Date : Inscription en doctorat le 01/07/2022
• Etablissement(s) : Université Grenoble Alpes
• Ecole(s) doctorale(s) : École doctorale électronique, électrotechnique, automatique, traitement du signal
• Partenaire(s) de recherche : Laboratoire : CEA Grenoble (hors LETI et LITEN)

Mots clés

Mots clés libres

Intégration

Interconnexions

SoCs critiques

Efficacité

Fd-soi

Hétérogène

Integration

Interconnections

Safety Critical SoCs

Efficiency

Fd-soi

Heterogeneous

Résumé

L'objectif de cette thèse est de développer de nouvelles solutions performantes et robustes pour les connexions de circuits dans un assemblage 2.5D/3D, avec un critère d'efficacité et de robustesse propre aux ASICs des marchés du spatial et de l'automobile. L'objectif sera d'investiguer les solutions existantes d'interconnexion entre circuits, et de proposer des solutions répondants aux objectifs de performances et robustesses des applications visées. Enfin, l'objectif sera de développer une méthode innovante d'architecture système employant ces solutions, offrant un assemblage performant, robuste, et entièrement vérifiable lors des phases de test.

The target of this thesis is to develop new high-performance and robust solutions for circuit connections in a 2.5D/3D system assembly, with a criteria of efficiency and robustness specific to ASICs targeted for the space and automotive markets. The objective will be to investigate existing interconnection solutions between circuits, and to propose solutions that meet the performance and robustness objectives of the targeted applications. Then the objective will be to develop an innovative method of system architecture using these solutions, offering a high-performance, robust and fully verifiable assembly during the test phases.