Conception et étude de la fiabilité de circuits de type crossbar à base de composants spintroniques multiniveaux pour l’Intelligence Artificielle

Design and reliability study of crossbar circuits based on multilevel spintronic devices for Artificial Intelligence.

• Auteur / Autrice : Kamal Danouchi
• Direction : Guillaume Prenat, Lorena Anghel
• Type : Projet de thèse
• Discipline(s) : Nano électronique et Nano technologies
• Date : Inscription en doctorat le ; Soutenance le 17/10/2024
• Etablissement(s) : Université Grenoble Alpes
• Ecole(s) doctorale(s) : École doctorale électronique, électrotechnique, automatique, traitement du signal
• Partenaire(s) de recherche : Laboratoire : Spintronique et Technologie des Composants
• Jury : Président / Présidente : Régis Leveugle
• Jury : Examinateurs / Examinatrices : Guillaume Prenat, Lorena Anghel, Mehdi Tahoori, Pascal Benoit, Andrea Pinna
• Jury : Rapporteur / Rapporteuse : Pascal Benoit, Andrea Pinna

Mots clés

Mots clés libres

Fiabilité

Mram

Spintronique

Design neuromorphique

Modélisation

Multiniveaux

Modelization

Reliability

Spintronic

Neuromorphic design

Multilevel

Mram

Résumé

L'intelligence artificielle (IA) est largement utilisée dans diverses applications, de la santé à la finance en passant par les systèmes autonomes, et est de plus en plus déployée en périphérie des réseaux (edge computing). Cependant, l'utilisation actuelle des architectures traditionnelles de von Neumann dans les ordinateurs contemporains a révélé un goulot d'étranglement significatif entre les mémoires et les unités de traitement, notamment en termes de délais et de consommation d'énergie. Ce goulot d'étranglement est naturellement exacerbé par les tâches de traitement de données de l'IA. De plus, l'évolution continue des performances offertes par les circuits microélectroniques depuis plus de 50 ans se heurte actuellement à des barrières physiques dues à la miniaturisation des dispositifs. Il est donc essentiel de repenser les architectures des systèmes numériques pour répondre aux exigences croissantes des tâches de traitement de données en périphérie en termes de performance et de faible consommation d'énergie. Parmi les nouveaux paradigmes de calcul, le calcul en mémoire (In-Memory Computing, IMC) est une approche particulièrement attrayante qui élimine le goulot d'étranglement de von Neumann en effectuant des calculs directement au sein de la mémoire où les données sont stockées. De plus, l'intégration des technologies émergentes de mémoire non volatile, telles que la mémoire magnétique à accès aléatoire (MRAM), peut améliorer la densité, la vitesse et l'efficacité énergétique dans le cadre du calcul en mémoire. Cependant, ces dispositifs émergents sont encore confrontés à des défis tels que la variabilité et la stochasticité, qui peuvent affecter leur fiabilité et leurs performances. À la lumière de ces considérations, cette thèse propose des implémentations matérielles de réseaux probabilistes qui exploitent à la fois les caractéristiques et les inconvénients spécifiques des MRAM. Des modèles compacts de dispositifs spintroniques ont été développés pour représenter les phénomènes physiques pour des applications stochastiques ou de mémoire. Des circuits innovants utilisant efficacement ces modèles ont été créés. Par la suite, des architectures de calcul en mémoire exploitant l'IMC basé sur la MRAM ont été développées Ces architectures ont été évaluées dans le cas des applications de réseaux neuronaux, mais également pour d'autres tâches telles que les problèmes d'optimisation, prouvant ainsi leur efficacité.

Artificial intelligence (AI) is widely used in various applications, from healthcare to finance to autonomous systems, and is increasingly being deployed at the edge. However, the current use of the traditional von Neumann architectures in contemporary computers has revealed a significant bottleneck between memories and processing units, especially in terms of delays and energy consumption. This bottleneck is naturally exacerbated by AI data-centered tasks. Furthermore, the continuous evolution of the performance offered by microelectronic circuits for more than 50 years is currently facing physical barriers due to the miniaturization of the devices. Therefore, it is essential to rethink computing system architectures to meet the ever-increasing demands of edge data-centered tasks for performance and low power consumption. Among the new computing paradigms, In-Memory Computing is a particularly appealing approach that eliminates the von Neumann bottleneck by performing computations directly within the memory where the data is stored. Moreover, integrating emerging non-volatile memory (NVM) technologies, such as Magnetic-Random-Access Memory (MRAM), within the in-memory computing framework can enhance density, speed, and power efficiency. However, these emerging devices still face challenges such as variability and stochasticity, which can affect their reliability and performance. In light of these considerations, this thesis proposes probabilistic network hardware implementations that exploit both the features and specific drawbacks of MRAMs. Compact models of spintronic devices have been developed to represent physical phenomena for stochastic or memory applications. Novel circuits that efficiently utilize these models have been created. Subsequently, computing-in-memory architectures leveraging MRAM-based IMC have been developed. These architectures have been benchmarked in neural network applications but also evaluated for other tasks such as optimization problems, proving their efficiency.