Test et Fiabilité des Architectures de Calcul En/Proche Mémoire

Test and Reliability of In/Near-Memory Computing Architectures

• Auteur / Autrice : Lila Ammoura
• Direction : Arnaud Virazel, Patrick Girard
• Type : Projet de thèse
• Discipline(s) : SYAM - Systèmes Automatiques et Micro-Électroniques
• Date : Inscription en doctorat le ; Soutenance le 05/12/2024
• Etablissement(s) : Université de Montpellier (2022-....)
• Ecole(s) doctorale(s) : École doctorale Information, Structures, Systèmes (Montpellier ; 2015-....)
• Partenaire(s) de recherche : Laboratoire : Laboratoire d'Informatique, de Robotique et de Micro-électronique de Montpellier
• Partenaire(s) de recherche : Equipe de recherche : Département Microélectronique
• Jury : Président / Présidente : Alberto Bosio
• Jury : Examinateurs / Examinatrices : Arnaud Virazel, Patrick Girard, Marie-Lise Flottes, Elena Ioana Vatajelu, Jean-Philippe Noel
• Jury : Rapporteurs / Rapporteuses : Alberto Bosio, Elena Ioana Vatajelu

Mots clés

Mots clés libres

Test

Calcul en mémoire

Calcul proche mémoire

Algorithmes March

DfT

Mbist

Test

In-memory computing

Near-memory computing

March test algorithms

DfT

Mbist

Résumé

Les limitations des architectures de type Von Neumann deviennent de plus en plus importantes, en particulier en raison du goulot d'étranglement et des inefficacités énergétiques résultant des transferts fréquents de données entre les unités de mémoire et les cœurs de traitement. Par conséquent, la tendance est à l'adoption de paradigmes centrés sur les données, menant à de nouvelles approches architecturales et visant à minimiser les transferts des données et à améliorer l'efficacité du calcul. Dans ce contexte, deux approches notables — le Calcul en Mémoire (IMC) et le Calcul Proche de la Mémoire (NMC) — ont gagné en importance en raison de leur capacité à effectuer des tâches de traitement au sein de la matrice mémoire et/ou à sa périphérie. Ces approches atténuent le goulot d'étranglement de Von Neumann en réduisant la distance et l'énergie nécessaires pour déplacer les données entre les unités de mémoire et de traitement. Cependant, la susceptibilité de ces nouvelles architectures aux défauts de fabrication pose des défis significatifs en matière de test. Cette thèse aborde cette question en proposant d'abord des solutions de test et de conception pour une architecture IMC, puis en introduisant une nouvelle approche pour intégrer une solution de test intégré de mémoire (MBIST) exploitant les ressources de calcul déjà mises en œuvre dans une architecture NMC. Dans la catégorie IMC, les travaux de recherche sont menés sur un modèle mémoire complet 128x128 basé sur les cellules 8T SRAM de fonderie, développées sur un procédé FD-SOI de 28 nm. Cette thèse analyse le comportement des cellules IMC SRAM 8T en présence de défauts résistifs (ouverts et courts) injectés au niveau du port de lecture. Elle fournit une analyse détaillée de ces défauts, identifiant leur impact en mode mémoire et mode calcul, localement sur la cellule défectueuse et globalement sur la matrice mémoire. Les résultats expérimentaux montrent que le mode IMC offre une détection efficace des défauts résistifs. En se basant sur les informations extraites de cette analyse de défauts, un nouvel algorithme de test de type March est proposé. Cet algorithme permet d'atteindre une couverture complète des défauts potentiels du port de lecture, même dans les scénarios les plus défavorables. Cependant, l'exécution de l'algorithme de test proposé nécessite un accès global spécifique par colonne de mémoire, ce qui a conduit au développement d'une solution de conception pour la testabilité (DfT) qui adapte la fonction du décodeur d'adresses en intégrant les fonctionnalités nécessaires. Dans la catégorie NMC, la thèse présente une solution MBIST personnalisée et programmable basée sur une machine à états finis (FSM) qui exploite les ressources NMC existantes au sein de l'architecture C-SRAM (Computational-SRAM) développée par le CEA-LIST. En général, les architectures MBIST nécessitent du matériel supplémentaire pour intégrer des capacités d'auto-test dans une puce, permettant d’effectuer des tests complets sans recourir aux équipements de test externes. Cette thèse propose une solution MBIST personnalisée qui, au lieu d'ajouter du matériel dédié, exploite les capacités NMC pour effectuer des tâches clés du MBIST telles que la génération d'adresses et la comparaison de données. En résumé, cette thèse propose un nouvel algorithme de test et une solution de DfT pour les architectures IMC SRAM 8T, et propose une approche prometteuse pour intégrer une solution MBIST dans les architectures NMC. Par ailleurs, notre contribution a permis de mettre en évidence certaines des limitations associées aux tests des architectures émergentes, et par conséquent la nécessité de développer de nouvelles techniques de test rapide et efficace pour garantir le déploiement de ces paradigmes architecturaux.

The limitations of Von Neumann-based architectures are becoming increasingly pronounced, particularly due to the bottleneck and energy inefficiencies arising from frequent data transfers between memory units and processing cores. Consequently, there has been a shift towards data-centric paradigms, leading to new architectural approaches aimed at minimizing data transfer and enhancing computing efficiency. In this context, two notable approaches—In-Memory Computing (IMC) and Near-Memory Computing (NMC) architectures—have gained prominence for their ability to perform processing tasks within the memory array and/or at the periphery. These approaches mitigate the Von Neumann bottleneck by reducing the distance and energy required to move data between memory and processing units. However, the susceptibility of these new architectures to manufacturing defects poses significant testing challenges. This thesis addresses this issue by first proposing test and design solutions for an IMC architecture and then introducing a new approach for integrating a Memory Built-In Self-Test (MBIST) solution by leveraging the computing resources already implemented in an NMC architecture. Within the IMC category, the research work is conducted on a comprehensive 128x128 memory array based on a foundry 8T SRAM bitcell developed on 28nm FD-SOI process technology. This thesis analyzes the behavior of IMC 8T SRAM bitcells in the presence of resistive defects (both open and short) injected at the read port. It provides a detailed analysis of these defects, identifying their impact on both memory and computing modes, both locally on the defective bitcell and globally on the array. Experimental results demonstrate that the IMC mode offers the most effective detectability of resistive defects. Based on the insights gained from this defect analysis, a novel March-like test algorithm for 8T SRAM-based IMC architectures is proposed. This algorithm achieves complete coverage of potential read port defects, even in worst-case scenario. However, executing the proposed test algorithm requires specific global access per memory column, leading to the development of a cost-effective Design for Testability (DfT) solution that adapts the function of the address decoder by embedding the necessary functionalities. In the NMC category, the thesis presents a customized programmable Finite State Machine (FSM)-based MBIST solution that exploits existing NMC resources within the Computational-SRAM (C-SRAM) architecture developed by CEA-LIST. Typically, MBIST architectures require additional hardware to integrate self-test capabilities into the chip, allowing for comprehensive testing without the need for external testing equipment. This thesis proposes a customized MBIST solution that, instead of adding dedicated hardware, leverages NMC capabilities to perform key MBIST tasks such as address generation and data comparison. In summary, this thesis proposes a new test algorithm and DfT solution for IMC 8T SRAM architectures, and proposes a promising approach for integrating an MBIST solution into NMC architectures. Furthermore, our contribution has highlighted some of the limitations associated with testing emerging architectures, and therefore the need for new fast and effective testing techniques to guarantee the deployment of these architectural paradigms.