Système électronique intégré de détection rapide et robuste de court-circuit pour la protection des modules de puissance à effet de champ en technologie SiC

Integrated circuits for fast protection of short circuits fo SiC power transistors

• Auteur / Autrice : Anas El Boubkari
• Direction : Nicolas Rouger, Frédéric Richardeau
• Type : Thèse de doctorat
• Discipline(s) : Génie Electrique
• Date : Soutenance le 02/07/2024
• Etablissement(s) : Université de Toulouse (2023-....)
• Ecole(s) doctorale(s) : École doctorale Génie électrique, électronique, télécommunications et santé : du système au nanosystème (Toulouse)
• Partenaire(s) de recherche : Laboratoire : Laboratoire Plasma et Conversion d'Energie (Toulouse ; 2007-....)
• Partenaire(s) de recherche : Etablissement délivrant conjointement le doctorat : Institut national polytechnique (Toulouse ; 1969-....)
• Jury : Président / Présidente : Nadir Idir
• Jury : Examinateurs / Examinatrices : Nicolas Rouger, Frédéric Richardeau, Nadir Idir, Marc Cousineau, Mounira Bouarroudj-Berkani
• Jury : Rapporteur / Rapporteuse : Bruno Allard, Nicolas Ginot

Mots clés

Mots clés contrôlés

Détection des anomalies (informatique)

Echelon (système de renseignement électronique)

Mots clés libres

Système électronique

Court-circuit

Technologie SiC

Détection

Gate-Driver

Rapide et robuste

Integrated circuits

Short-circuit

SiC power transistors

Detection

Gate-Driver

Fast and robust

Résumé

Le gate-driver (GD) est un composant important qui assure un contrôle précis et optimisé de la grille des transistors de puissances ainsi que leur fiabilité et leur protection. Dans le cadre de l’utilisation de composants de type SiC, le temps de commutation, comparé à la génération de composants de type Silicium (IGBT) est notablement réduit. En raison de cette commutation rapide et de la densité de courant de défaut élevée associée à la technologie SiC MOSFET, la détection de court-circuit (CC) doit être considérablement plus rapide (<1µs) tout en étant robuste pour éviter d'interrompre inutilement le fonctionnement. La méthode prédominante actuelle repose sur une mesure ''grand-signal'' de la tension drain-source VDS du composant de puissance, comparée à un seuil de référence après filtration pour éviter les fausses détections (méthode de détection de désaturation). La première limitation de cette approche réside dans la nécessité d'avoir un composant spécifique haute tension à faible capacité parasite, externe au circuit intégré (IC). Le deuxième inconvénient provient du délai ajouté pour éviter les fausses détections, illustrant ainsi l'inadaptation de cette méthode aux SiC MOSFET.Notre approche repose sur l’intégration au sein du GD des mesures « bas-signaux » telles que l’estimation rapide et précise de charge de grille par traitement d’une copie de courant de grille bidirectionnelle intégré (Igcopy) au sein du GD pour détecter les CC type 1 (Hard Switch Fault, HSF) et type 2 (Fault Under Load, FUL) assurant la protection du bras d’onduleur. La démarche scientifique employée pour la détection du CC HSF (chapitre 2) et FUL (chapitre 3) consiste tout d'abord à les distinguer des cas de commutation normaux à travers des données expérimentales (obtenues sur une démo-board Cree, 1.2kV, 450A) et des simulations de modèle sur LTspice et Cadence. Nous soulignons l'importance de la validation des modèles comme étape préliminaire. Ensuite, nous évaluons la robustesse des signaux de commande en fonction du point de fonctionnement (ex : tension de bus VBus) et des paramètres d'inductances parasites (ex : inductance parasite de bus LBus). Cette compréhension nous a permis d'anticiper les défis et d'optimiser les performances du système lors de la conception du circuit sur Cadence. Cette phase de conception implique une amélioration de l’architecture du GD actuel pour intégrer le signal clé de nos solutions qui est Igcopy. Pour la conception des IC prototypes, la technologie SMARTMOS10 130nm CMOS SOI de NXP Semiconductors a été utilisée, et deux prototypes complets ont été fabriqués.Ensuite, la validation des nouvelles fonctionnalités intégrées a été possible en concevant plusieurs variantes de IC GD. Ceci a permis d'établir une première preuve de concept en détectant le HSF à une VBus de 150V en seulement 369ns, avec un courant de 1.2kA (IFault). Cependant, nous avons rencontré un bug qui limite l'augmentation de VBus. Cette validation nous a néanmoins fourni des pistes d'amélioration pour la prochaine conception du nouveau GD. Elle a aussi révélé la nécessité d'un deuxième banc d'essai sécurisé spécifiquement pour des tests en CC (900V–7kA) qui nous a aussi permis de tester les prototypes améliorés à des VBus plus élevées (600V): une détection du HSF en 144ns pour un IFault de 1.4kA et une détection du FUL en 60ns pour un IFault de 135A. La robustesse de ces solutions a été aussi validée. Il est aussi important de souligner que notre approche de détection de FUL représente une innovation de l’état de l’art car elle tire parti de manière très originale du traitement de Igcopy. Enfin, une analyse comparative expérimentale entre les solutions proposées et la méthode de désaturation a mis en évidence que l’usage de ces nouvelles techniques de détection permet de gagner de la place, réduire les perturbations, le coût de la solution et d’obtenir une protection 3 à 6 fois plus rapide pour le HSF et 3 à 10 plus rapide pour le FUL.

The gate-driver (GD) is an important component that ensures precise and optimized control of power transistors gates as well as their reliability and protection. When using SiC components, compared to the IGBT, the switching time is notably reduced. Due to this fast switching and high fault current density associated with SiC MOSFET technology, short-circuit (SC) detection must be considerably faster (<1µs) while remaining robust to avoid unnecessary interruptions in operation. The predominant used method relies on a ''large-signal'' measurement of the power component's drain-source voltage VDS, compared to a reference threshold after filtering to avoid false detections (desaturation detection method). The first limitation of this approach lies in the need for a specific high-voltage component with low parasitic capacitance, external to the integrated circuit (IC). The second drawback comes from the added delay to avoid false detections, thus illustrating the inadequacy of this method for SiC MOSFETs.Our approach relies on integrating within the GD ''low-signal'' measurements such as the rapid and accurate estimation of gate charge by processing a built-in bidirectional gate current copy (Igcopy) within the GD to detect type 1 (Hard Switch Fault, HSF) and type 2 (Fault Under Load, FUL) SCs, ensuring the half-bridge protection. The scientific approach used for HSF (Chapter 2) and FUL (Chapter 3) SC detection consists first of distinguishing them from normal switching cases through experimental data (obtained on a Cree demo board, 1.2kV, 450A) and model simulations on LTspice and Cadence. We emphasize the importance of model validation as a preliminary step. Then, we evaluate the robustness of the command signals depending on the operating point (e.g., VBus voltage) and parasitic inductance parameters (e.g., bus parasitic inductance LBus). This understanding allowed us to anticipate challenges and optimize the system’s performance during circuit design on Cadence. This design phase involves improving the present GD architecture to integrate the key signal of our solutions, which is Igcopy. For the design of prototype ICs, NXP Semiconductors' SMARTMOS10 130nm CMOS SOI technology was used, and two complete prototypes were manufactured.The validation of the new integrated features was possible by designing multiple variants of GD ICs. This allowed us to achieve an initial proof of concept by detecting HSF at a 150V VBus in just 369ns, with a current of 1.2kA (IFault). However, we encountered a bug limiting the increase of VBus. Nonetheless, this validation provided improvement insights for the next design of the new GD. It also revealed the need for a second test bench specifically for SC tests (900V–7kA), which also allowed us to test the enhanced prototypes at higher VBus (600V): HSF detection in 144ns for an IFault of 1.4kA and FUL detection in 60ns for an IFault of 135A. The robustness of these solutions was also validated. It is also important to note that our FUL detection approach represents a state-of-the-art innovation as it leverages the processing of Igcopy.Finally, an experimental comparative analysis between the proposed solutions and the desaturation method highlighted that using these new detection techniques allows for saving space, reducing disturbances, solution cost, and achieving 3 to 6 times faster protection for HSF and 3 to 10 times faster protections for FUL.