Confiance matérielle : solutions de conception de verrouillage numérique

Hardware Trust : Design Solutions for Logic Locking

• Auteur / Autrice : Quang-Linh Nguyen
• Direction : Bruno Rouzeyre
• Type : Thèse de doctorat
• Discipline(s) : Systèmes automatiques et micro-électroniques
• Date : Soutenance le 18/05/2022
• Etablissement(s) : Université de Montpellier (2022-....)
• Ecole(s) doctorale(s) : École doctorale Information, Structures, Systèmes (Montpellier ; 2015-....)
• Partenaire(s) de recherche : Laboratoire : Laboratoire d'informatique, de robotique et de micro-électronique (Montpellier ; 1992-....)
• Jury : Président / Présidente : Vincent Beroulle
• Jury : Examinateurs / Examinatrices : Bruno Rouzeyre, Vincent Beroulle, Roselyne Chotin-Avot, Alberto Bosio, Sophie Dupuis, Marie-Lyse Flottes
• Jury : Rapporteurs / Rapporteuses : Roselyne Chotin-Avot, Alberto Bosio

Mots clés

Mots clés contrôlés

Circuits intégrés numériques -- Conception et construction -- Informatique

Hacking

Propriété intellectuelle

Circuits intégrés

Mots clés libres

Confiance matérielle

Flot de conception de circuits intégrés

Piratage de propriété intellectuelle

Hardware trust

Integrated circuit design flow

Intellectual property piracy

Résumé

Des menaces de sécurité telles que la surproduction de circuits intégrés (IC), le piratage de la propriété intellectuelle (IP) ou l'insertion de chevaux de Troie matériels sont apparues dues à l'externalisation de certaines phases de conception / production auprès de sous-traitants externes, par exemple une fonderie offshore. Le verrouillage logique ou Logic Locking est une méthode de conception permettant de contrecarrer de telles menaces. Il consiste à insérer une logique contrôlée par une clé connue uniquement du propriétaire du circuit et activée en retour de fabrication par celui-ci. L'utilisation de tout autre clef conduit à un dysfonctionnement du circuit. Toutefois, la sécurité apportée par le verrouillage logique a été fortement remise en cause par l'apparition d'attaques dites guidées par oracle, notamment l'attaque SAT. Celle-ci est basée sur l'utilisation d'un solveur SAT et tire parti de l'accès aux chaines de scan nécessaires à un test efficace du circuit. Garantir un dysfonctionnement suffisant pour que le circuit soit inemployable avec une mauvaise clef nécessite une corruption suffisante au niveau des sorties, qui est elle-même influencée par la stratégie d'insertion de la logique contrôlée par la clé. Dans cette thèse, nous développons des schémas de verrouillage logique sécurisés et efficaces, en nous concentrant sur trois aspects, la stratégie d'insertion, le verrouillage logique sécurisé SAT et la protection de la chaîne de scan. Pour optimiser la corruption de sortie, nous proposons une stratégie d'insertion de porte-clés appelée KIP. Sur la base d'une analyse de probabilité de signal, la stratégie sélectionne les nœuds où la corruption influence un grand nombre de sorties. De plus, nous proposons une technique de verrouillage logique sécurisée appelée SKG-Lock. Elle consiste à insérer des porte-clés dits commutables qui sont contrôlés par un contrôleur de commutations. Cette technique offre une résistance aux attaques SAT et une corruption de sortie importante, en particulier lorsque la stratégie KIP est utilisée. Enfin, nous proposons un contrôleur de chaines de scan pour protéger le verrouillage logique contre les attaques guidées par oracle. Le contrôleur de balayage implante un mécanisme d'authentification basé sur une clé, empêchant ainsi tout accès non autorisé aux chaînes de scan.

In the globalized semiconductor supply chain, increasing outsourcing to external contractors, e.g., offshore foundry, results in possible exposure of hardware designs to adversaries. Consequently, security threats such as integrated circuit (IC) overproduction, intellectual property (IP) piracy and hardware Trojans have emerged, which poses a serious impact on the technology industry as well as the national security. Logic locking is a holistic Design-for-Trust method that can address those issues. By inserting key-controlled logic, logic locking allows locking the circuit functionality with a key only known by the IP/IC owner. The requirements for logic locking are to secure the logic locking key as well as effectively disrupting the circuit functionality. The security of logic locking is greatly challenged by oracle-guided attacks, notably the SAT attack. The attack is based on SAT solver and takes advantages of open scan chain access. Ensuring functionality disruption necessitates sufficient corruption at outputs, which is influenced by the insertion strategy of key-controlled logic. In this thesis, we develop secure and effective logic locking schemes, by focusing on three aspects, insertion strategy, SAT-secure logic lock and scan chain protection. For optimizing output corruption, we propose a key-gate insertion strategy called KIP. Based on signal probability analysis, the strategy selects nodes where corruption at such location is highly observable at multiple outputs. Furthermore, we propose a secure logic locking technique called SKG-Lock. It consist of inserting so-called switchable key-gates that are controlled by a switch controller. The technique provides provable SAT resilience and significant output corruption, especially when using KIP for insertion. Finally, we propose a scan controller for protecting logic locking against oracle-guided attacks. The scan controller introduces a key-based authentication mechanism, thus, prevents unauthorized access to the scan chains once the IC is deployed in the field.