Conception et prototypage de décodeurs de codes correcteurs d’erreurs à partir de modèles comportementaux

Design and prototyping of error-correcting code decoders from behavioural models

• Auteur / Autrice : Yann Delomier
• Direction : Christophe Jego, Bertrand Le Gal, Jérémie Crenne
• Type : Thèse de doctorat
• Discipline(s) : Electronique
• Date : Soutenance le 10/06/2020
• Etablissement(s) : Bordeaux
• Ecole(s) doctorale(s) : École doctorale des sciences physiques et de l’ingénieur (Talence, Gironde)
• Partenaire(s) de recherche : Laboratoire : Laboratoire de l'intégration du matériau au système (Talence, Gironde)
• Jury : Président / Présidente : Dominique Dallet
• Jury : Examinateurs / Examinatrices : Christophe Jego, Bertrand Le Gal, Jérémie Crenne, Dominique Dallet, Emmanuel Casseau, Laura Conde Canencia, Lionel Lacassagne, Lilian Bossuet
• Jury : Rapporteurs / Rapporteuses : Emmanuel Casseau, Laura Conde Canencia

Mots clés

Mots clés contrôlés

Synthèse de haut niveau (informatique)

Codes de contrôle à parité de faible intensité

Codes correcteurs d'erreurs (théorie de l'information)

Réseaux logiques programmables par l'utilisateur

Mots clés libres

Synthèse de Haut Niveau

Modèles

Architectures Numériques

Codes Correcteurs d’Erreurs

Circuits FPGA

Codes LPDC

Codes polaires

Annulation successive

Annulation successive à liste

High level synthesis

Models

Digital Architectures

Error Correcting codes

FPGA circuits

LPDC Codes

Polar codes

Successive Cancellation

List successive cancellation

Résumé

Les communications numériques sont omniprésentes dans les objets communicants de la vie courante . L'évolution des standards de communications, la diminution des délais de mise sur le marché et l’hétérogénéité des cadres applicatifs complexifient les défis à relever par les concepteurs de circuits numériques. Les technologies mobiles de cinquième génération (5G) sont une illustration des enjeux actuels. Dans ce contexte, le développement de circuits numériques pour l'implantation de décodeurs de codes correcteurs d'erreurs s’avère particulièrement difficile. La synthèse haut niveau (HLS) est une des méthodologies de conception qui permet le prototypage rapide d'architectures numériques. Cette méthodologie est basée sur l’utilisation de descriptions comportementales pour générer des architectures matérielles. Cependant, le développement de modèles comportementaux efficaces est primordial pour la génération d’architectures performantes. Les travaux présentés dans le cadre de cette thèse ont pour thème la définition de modèles comportementaux efficaces pour la génération d'architectures de décodeurs de codes correcteurs d'erreurs pour les codes LDPC et les codes polaires. Ces deux familles de codes correcteurs d’erreurs sont celles qui ont été adoptées dans le standard 5G. Les modèles comportementaux développés se doivent d’allier flexibilité, rapidité de prototypage et efficacité.Une première contribution significative des travaux de thèse est la proposition de deux modèles comportementaux permettant la génération d'architectures matérielles efficaces pour le décodage de codes LDPC. Ces modèles sont génériques et associés à une méthodologie flexible. Ils favorisent l’exploration de l'espace des solutions architecturales. Ainsi une multitude de compromis entre le débit, la latence et la complexité matérielle est obtenue. En outre, cette contribution constitue une avancée significative vis-à-vis de l'état de l'art concernant la génération automatique d'architectures de décodeurs LDPC. Enfin les performances atteintes par les architectures synthétisées sont similaires à celles d’architectures conçues manuellement à l’aide d’un flot de conception traditionnel. Une deuxième contribution des travaux de thèse est la proposition d’un premier modèle comportemental favorisant la génération d'architectures matérielles de décodeurs de codes polaires à l’aide d’un flot de synthèse de haut niveau. Ce modèle générique permet lui aussi une exploration efficace de l'espace des solutions architecturales. Il est à noter que les performances des décodeurs polaires synthétisés sont similaires à celles des architectures de décodage rapportés dans l’état de l’art. Une troisième contribution des travaux de thèse concerne le développement d'un modèle comportemental de décodeur de codes polaires implantant un algorithme "à Liste", à savoir l'algorithme de décodage par annulation successive à liste. Cet algorithme de décodage permet d’obtenir de meilleures performances de décodage au prix d’un surcoût calculatoire important. Ce surcoût se répercute sur la complexité matérielle de l’architecture de décodage. Il est à souligner que le modèle comportemental proposé est le premier modèle pour des décodeurs de codes polaires basés sur un algorithme "à Liste".

Digital communications are ubiquitous in the communicating objects of everyday life. Evolving communication standards, shorter time-to-market, and heterogeneous applications make the design for digital circuit more challenging. Fifth generation (5G) mobile technologies are an illustration of the current and future challenges. In this context, the design of digital architectures for the implementation of error-correcting code decoders will often turn out to be especially difficult. High Level Synthesis (HLS) is one of the computer-aided design (CAO) methodologies that facilitates the fast prototyping of digital architectures. This methodology is based on behavioral descriptions to generate hardware architectures. However, the design of efficient behavioral models is essential for the generation of high-performance architectures. The results presented in this thesis focus on the definition of efficient behavioral models for the generation of error-correcting code decoder architectures dedicated tp LDPC codes and polar codes. These two families of error-correcting codes are the ones adopted in the 5G standard. The proposed behavioural models have to combine flexibility, fast prototyping and efficiency.A first significant contribution of the research thesis is the proposal of two behavioural models that enables the generation of efficient hardware architectures for the decoding of LDPC codes. These models are generic. They are associated with a flexible methodology. They make the space exploration of architectural solutions easier. Thus, a variety of trade-offs between throughput, latency and hardware complexity are obtained. Furthermore, this contribution represents a significant advance in the state of the art regarding the automatic generation of LDPC decoder architectures. Finally, the performances that are achieved by generated architectures are similar to that of handwritten architectures with an usual CAO methodology.A second contribution of this research thesis is the proposal of a first behavioural model dedicated to the generation of hardware architectures of polar code decoders with a high-level synthesis methodology. This generic model also enables an efficient exploration of the architectural solution space. It should be noted that the performance of synthesized polar decoders is similar to that of state-of-the-art polar decoding architectures.A third contribution of the research thesis concerns the definition of a polar decoder behavioural model that is based on a "list" algorithm, known as successive cancellation list decoding algorithm. This decoding algorithm enables to achieve higher decoding performance at the cost of a significant computational overhead. This additional cost can also be observed on the hardware complexity of the resulting decoding architecture. It should be emphasized that the proposed behavioural model is the first model for polar code decoders based on a "list" algorithm.