Extensions cryptographiques pour processeurs embarqués
Auteur / Autrice : | Fabrice Lozachmeur |
Direction : | Arnaud Tisserand |
Type : | Thèse de doctorat |
Discipline(s) : | Mathématiques et Sciences et Technologies de l’Information et de la Communication. Spécialité : Informatique et Architectures numériques |
Date : | Soutenance le 23/01/2024 |
Etablissement(s) : | Lorient |
Ecole(s) doctorale(s) : | École doctorale Santé, information-communication et mathématiques, matière (Brest, Finistère) |
Partenaire(s) de recherche : | Laboratoire : Laboratoire en sciences et techniques de l'information, de la communication et de la connaissance |
Entreprise : Thales LAS France | |
Jury : | Président / Présidente : Sébastien Pillement |
Examinateurs / Examinatrices : Sonia Belaïd | |
Rapporteur / Rapporteuse : Régis Leveugle |
Mots clés
Résumé
Les implémentations de cryptosystèmes, même robustes mathématiquement, sont susceptibles de divulguer des informations via l'observation de canaux auxiliaires (par exemple la consomma- tion d'énergie). Les attaques par analyse des canaux auxiliaires (SCA) exploitent de potentielles corrélations entre des valeurs physiques mesurées et des opérations et opérandes traitées dans le circuit pour récupérer des données sensibles. Le masquage est une contre-mesure couramment utilisée pour protéger des systèmes logiciels et/ou matériels contre certaines attaques SCA. Ce- pendant, la mise en œuvre purement logiciel du masquage impose un surcoût important en termes de tailles de code et temps de calcul, et n'atteint pas toujours le niveau de sécurité attendu en raison de fuites liées à la micro-architecture des processeurs. Dans cette thèse, nous avons déve- loppé différentes extensions du jeu d'instructions RISC-V afin de protéger les cryptosystèmes contre des attaques SCA en utilisant un masquage d'ordre élevé. Nous proposons également une solution de masquage matériel/logiciel pour masquer à des ordres élevés avec une grande flexibi- lité au moment de la synthèse et de la compilation logicielle pour divers compromis coût/perfor- mance. Nos solutions ont été implémentées sur le processeur RISC-V CV32E40P, puis validées et évaluées sur FPGA.