Conception d'un convertisseur analogique numérique de haute résolution et faible surface pour des applications de très faible consommation (Ultra Low Power)

Design of a hight resolution, low area analog to digital converter for ultra low power applications

• Auteur / Autrice : William Bontems
• Direction : Daniel Dzahini
• Type : Thèse de doctorat
• Discipline(s) : Nanoélectronique et nanotechnologie
• Date : Soutenance le 30/04/2024
• Etablissement(s) : Université Grenoble Alpes
• Ecole(s) doctorale(s) : École doctorale électronique, électrotechnique, automatique, traitement du signal (Grenoble ; 199.-....)
• Partenaire(s) de recherche : Laboratoire : Techniques de l’informatique et de la microélectronique pour l’architecture des systèmes intégrés (Grenoble, Isère, France ; 1994-....)
• Jury : Président / Présidente : Skandar Basrour
• Jury : Examinateurs / Examinatrices : Guy Cathébras, Johann Collot
• Jury : Rapporteur / Rapporteuse : Dominique Dallet, Luc Hebrard

Mots clés

Mots clés contrôlés

Théories non linéaires

Circuits intégrés à faible consommation

Convertisseurs analogique-numérique

Mots clés libres

Can

Basses consommations

Haute résolution

Faible surface

Dac

Ultra low power

High resolution

Low surface

Résumé

Face aux défis environnementaux et technologiques actuels, et à l'essor croissant de l'utilisation des objets connectés ou embarqués, la consommation énergétique des circuits d'acquisition et de traitement des signaux devient un facteur limitant voire très critique. L'évolution des technologies, marquée par la réduction des tensions d'alimentation, favorise naturellement la réduction de l'énergie dissipée. Toutefois, des efforts supplémentaires sont nécessaires en ce qui concerne les architectures et les méthodes de conception pour atteindre des performances qualifiables de ''Low Power'' et ''Ultra Low Power''.Dans cette thèse, notre travail a principalement porté sur le bloc de convertisseur analogique-numérique (CAN), dont la part de consommation dans la chaîne analogique est souvent très significative. Nous démontrons pourquoi les concepts à approximations successive sont à nouveau très concurrentiels. Ce travail explique les algorithmes et méthodologies récents, visant à trouver des compromis entre résolution, vitesse et consommation. Trois convertisseurs à approximations successives (SAR) ont été entièrement modélisés sous Matlab puis conçus dans la technologie CMOS 65 nm afin d'évaluer leurs performances :- Un CAN SAR de résolution 15 bits et de fréquence de conversion de 200 KS/s.- Un CAN SAR de résolution 12 bits et de fréquence de conversion de 1.5 MS/s.- Un CAN SAR de résolution 12 bits implémenté selon une architecture entrelacée, pour atteindre une fréquence de conversion de 40 MS/s.Pour ces trois circuits, nous avons mis en œuvre une architecture de convertisseur numérique-analogique (CAN) dite ''segmentée et à matrice divisée'', ce qui a permis une réduction significative de la surface et une diminution des contraintes sur les tensions de référence. Des algorithmes de calibration et d'association dynamique des éléments ont été utilisés pour compenser les effets du mismatch des capacités sur les performances. De plus, nous avons étudié une nouvelle génération de comparateur temporel, caractérisée par une consommation nettement réduite par rapport à un comparateur classique, bien que cela soit au détriment de la vitesse de comparaison. Finalement, après la réalisation du layout, les caractéristiques de consommation moyenne et de surface sont les suivantes :- Pour le CAN 15 bits : 8 µW de consommation et une surface de 40 µm * 2280 µm.- Pour le CAN 12 bits : 10 µW de consommation et une surface de 40 µm * 770 µm.- Pour le CAN 12 bits à temps entrelacés : 280 µW de consommation et une surface de 1125 µm * 771 µm.Ces layout sont réalisés avec une forme permettant de mettre plusieurs voies en parallèle pour viser des applications matricielles d’imagerie.

Following the present day environmental issues and the necessary innovation challenges, along with the increasing demand of connected or embedded devices, power consumption is becoming a bottleneck for front-end signal processing circuits. In advanced microelectronics technology nodes, the power supply reduction helps naturally for lower energy dissipation. However, important added efforts are needed for high resolution designs. New design architectures with improved methodologies are necessary to reach performances which could be qualified as ''Low Power'' or ''Ultra Low Power'' circuits.In this thesis, our work focused primarily on the analog-to-digital converter (ADC) block, which often accounts for a huge portion of the total power consumption in an analog read-out chain. We explain why successive approximations architectures are still highly competitive. This work highlights recent algorithms and methodologies aimed at achieving the best compromise between resolution, speed and power consumption. We pay constant attention to the die surface. Three versions of ADCs were carefully modeled using MATLAB tools and then designed in 65 nm CMOS technology to evaluate their performances:- A 15-bit resolution SAR ADC with a sampling rate of 200 KS/s.- A 12-bit resolution SAR ADC at a sampling rate of 1.5 MS/s.- A 12-bit resolution SAR ADC based on a time-interleaved architecture, achieving a conversion frequency of 40 MS/s.For these three circuits, a segmented and split digital-to-analog converter (DAC) architecture is used, which significantly reduced the area and relaxed constraints on reference voltages. Calibration algorithms and dynamic element matching were employed to compensate the capacitors mismatch impacts. Additionally, we investigated a new generation of comparator leveraging significantly the reduced power consumption in contrast to conventional comparators, but at the cost of limited speed. Finally, after layout completion, the average consumption and surface characteristics are as follows:- For the 15-bit ADC: 8 µW consumption and an area of 40 µm * 2280 µm.- For the 12-bit ADC: 10 µW consumption and an area of 40 µm * 770 µm.- For the interleaved 12-bit ADC: 280 µW consumption and an area of 1125 µm * 771 µm.These layouts are designed with a shape allowing for column parallel applications.