Méthode de conception basée sur le coefficient d’inversion pour l’optimisation énergétiques des circuits RF et millimétrique, en technologie 28 nm FD-SOI CMOS

Design methodology based on the inversion coefficient for RF and mmW circuits optimization using 28 nm FD-SOI CMOS technology

• Auteur / Autrice : Mohamed Khalil Bouchoucha
• Direction : Sylvain Bourdel, Andreia Cathelin, Manuel Barragán Asian
• Type : Thèse de doctorat
• Discipline(s) : Nanoélectronique et nanotechnologie
• Date : Soutenance le 02/04/2024
• Etablissement(s) : Université Grenoble Alpes
• Ecole(s) doctorale(s) : École doctorale électronique, électrotechnique, automatique, traitement du signal (Grenoble ; 199.-....)
• Partenaire(s) de recherche : Laboratoire : Techniques de l’informatique et de la microélectronique pour l’architecture des systèmes intégrés (Grenoble, Isère, France ; 1994-....)
• Jury : Président / Présidente : Florence Podevin
• Jury : Examinateurs / Examinatrices : Christian C. Enz, Eric A. M. Klumperink, Yann Deval
• Jury : Rapporteurs / Rapporteuses : Andreas Kaiser, Marie-Minerve Louërat

Mots clés

Mots clés contrôlés

Internet des objets

Amplificateurs faible bruit

MOS complémentaires

FD-SOI (transistors)

Mots clés libres

Coefficient d'inversion

Circuit RF

Fd-Soi

Méthode de désign

Faible consommation

Lna

RF design

Inversion coefficient

Fd-Soi

Design method

Low Power

Lna

Résumé

En réponse à la demande croissante sur le marché des objets connectés (IoT), cette thèseexplore la conception et l’optimisation d’amplificateurs à faible bruit (LNA) en tant quecomposants essentiels des récepteurs fonctionnant en dessous de 6 GHz et dédiés auxnormes cellulaires Long-Term Evolution for Machines (LTE-M) et Narrowband IoT (NBIoT). Face aux défis croissants de la connectivité des dispositifs IoT à ultra-basse consommation, l’importance de l’optimisation des LNAs réside dans l’amélioration des performances globales des récepteurs, en répondant aux exigences strictes en termes de faiblebruit et de consommation énergétique réduite propres aux applications LTE-M et NB-IoT.De plus, cela nécessite l’utilisation d’une technologie de très grande échelle d’intégration,économique et performante. Dans cette thèse, nous utilisons la technologie 28 nm FD-SOICMOS fournie par STMicroelectronics.Afin d’accroître l’efficacité énergétique, le LNA est conçu en utilisant une méthodeanalytique complète. Cette approche exploite le niveau d’inversion du transistor commeparamètre de conception clé, offrant ainsi des perspectives sur l’espace de conception.Grâce à l’utilisation d’un modèle compact avancé (ACM) simple à 6 paramètres développédans cette thèse, applicable à toutes les régions et tous les régimes de fonctionnement dutransistor, cette méthode permet d’obtenir un dimensionnement préliminaire du LNA àtravers des équations analytiques. Ce modèle simple, une adaptation de versions ACMantérieures prenant en compte divers paramètres physiques, convient à la fois à la technologie bulk (à substrat massif) et à la technologie FD-SOI, incluant la quatrième borne(grille arrière).La contribution majeure de ce travail consiste en la conception d’un amplificateur àfaible bruit (LNA) multimode sans inductance, accordable, basé sur une architecture degrille commune (CG) à renforcement actif du gm (gm-boost). L’accordabilité est obtenuepar une sélection grossière discrète du mode suivie d’un réglage fin continu grâce à lagrille arrière de la technologie FD-SOI. Il démontre la capacité offerte par la polarisationde la grille arrière à mettre en œuvre des architectures finement ajustables, répondantspécifiquement aux exigences dynamiques des environnements IoT.Le modèle du transistor ainsi que la description analytique du LNA nous permettentd’implémenter un algorithme de conception afin d’explorer les différents compromis de performance face à un ensemble de spécifications. Implémenté dans la technologie FD-SOI28 nm de STMicroelectronics avec une surface active de 0,0059 mm2, les performancesmesurées démontrent un gain en tension de plus de 30 dB avec une plage dynamiquedépassant 20 dB entre les modes. Le facteur de bruit varie de 1,8 dB à 7 dB, tandis quele Point d’Interception du Troisième Ordre référé à l’entrée (IIP3) s’étend de -24,5 dBm à-6,5 dBm en fonction du mode sélectionné. La consommation électrique maximale est de1,86 mW avec une alimentation de 0,9 V. Le réglage fin des performances du LNA entreles modes permet une couverture étendue de l’espace de conception.De plus, les méthodologies de conception proposées sont appliquées à différentes architectures de LNA, notamment la source commune avec rétroaction résistive, la grillecommune et le LNA à grille commune avec gm-boost, mettant en évidence la polyvalenceet l’applicabilité de l’approche analytique pour aborder divers scénarios de conception

In response to the flourishing market demands for the new generation of IoT devices, thiswork addresses the design and optimization of Low Noise Amplifiers (LNAs). The LNAsserves as the main building block of low-power LNA-first sub-6GHz receivers dedicated to5G Long-Term Evolution for machines (LTE-M) and Narrowband IoT (NB-IoT) cellularstandards. Recognizing the escalating challenges in ultra-low power IoT device connectivity, the significance of optimizing LNAs lies in enhancing overall receiver performanceand meeting the strict low noise and reduced power budget requirements of LTE-M andNB-IoT applications. Besides, it requires the utilization of cost-efficient, high-performing,and extensively integrated technology for Very Large Scale Integration. In this thesis, weemploy the 28 nm FD-SOI CMOS technology provided by STMicroelectronics.To improve power efficiency, the LNA is designed using a comprehensive analyticalmethodology. This methodology leverages the transistor inversion level as a key designparameter, providing insights into the design space. Employing a proposed simple 6-parameter advanced compact model (ACM) introduced in this work, applicable acrossall transistor regions and operation regimes, the methods enable preliminary LNA sizingthrough analytical equations. This simple model, an adaptation of previous ACM versionsaccommodating various physical parameters, is made suitable for both bulk and FD-SOItechnology, incorporating a fourth terminal.The primary contribution lies in the design of a wideband, low-noise sub-6GHz tunable multimode inductorless LNA, utilizing an active gm-boosting Common-Gate (CG)architecture. Tunability is achieved through discrete coarse mode selection and continuous fine-tuning the back-gate of FD-SOI CMOS technology, showcasing the adaptabilityof body-bias for finely tunable architectures, specifically addressing the dynamic demandsof IoT environments.The transistor model, coupled with the analytical LNA description, guides the designalgorithm, exploring various performance trade-offs against the specified requirements.Implemented in STMicroelectronics’ 28 nm FD-SOI CMOS Technology with an activearea of 0.0059 mm2, the measured performance demonstrates over 30 dB voltage gainwith a dynamic range exceeding 20 dB across modes for a frequency range of 400 MHzto 5 GHz. The noise figure (NF) varies from a stringent value of 1.8 dB to 7 dB, while the Input-referred third-order Intercept Point (IIP3) spans from -24.5 dBm to -6.5 dBmbased on the selected mode. The maximum power consumption is 1.86 mW from a 0.9 Vsupply. Fine-tuning the LNA performances across modes achieves extensive coverage ofthe design space.Furthermore, the proposed design methodologies are applied to different LNA architectures, including Resistive feedback common-source, common-gate, and gm-boost common gate LNAs, showcasing the simplicity and applicability of the analytical approach in addressing diverse design scenarios. This paves the way to future energy-efficient implementations targetting ULP ULV IoT receiver front-end solutions