Co-ordonnancement processeur et mémoire des applications temps-réel sur les plateformes multicœurs

Processor and memory co-scheduling of embedded real-time applications on multicore platforms

• Auteur / Autrice : Ikram Senoussaoui
• Direction : Giuseppe Lipari, Mohammed Kamel Benhaoua
• Type : Thèse de doctorat
• Discipline(s) : Informatique et applications
• Date : Soutenance le 14/12/2023
• Etablissement(s) : Université de Lille (2022-....) en cotutelle avec Université Oran 1 (Algérie)
• Ecole(s) doctorale(s) : Ecole doctorale Mathématiques, sciences du numérique et de leurs interactions (Lille ; 2021-....)
• Partenaire(s) de recherche : Laboratoire : Centre de Recherche en Informatique, Signal et Automatique de Lille
• Jury : Président / Présidente : Bilel Derbel
• Jury : Examinateurs / Examinatrices : Sidi Mohammed Benslimane, Emmanuel Grolleau, Houssam-Eddine Zahaf
• Jury : Rapporteurs / Rapporteuses : Maryline Chetto, Hadda Cherroun

Mots clés

Mots clés contrôlés

Analyse Pire Cas

Ordonnancement (informatique)

Mémoire partagée répartie

Microprocesseurs multi-coeurs

Temps réel (informatique)

Systèmes embarqués (informatique)

Mots clés libres

Contention mémoire

Mémoire Scratchpad

Embedded system

Real-Time system

Multicore

Contention

Résumé

La demande en puissance de calcul dans les systèmes embarqués temps-réel a considérablement augmenté ces dernières années. Les plateformes multicœurs qui sont généralement équipés d'un sous-système de mémoire partagé par tous les cœurs ont répondu dans une certaine mesure à ce besoin croissant en capacité de calcul. Cependant, dans les systèmes temps-réel, l'utilisation simultanée du sous-système de mémoire peut induire à des interférences mémoire significatives.Ces dernières peuvent rendre les pires temps d'exécution des tâches (WCET) très pessimistes et conduire à une sous-utilisation du système. Cette thèse se concentre sur la réduction des interférences résultantes des conflits liés aux ressources partagées (par exemple les mémoires cache, les bus de communication et la mémoire principale) dans les systèmes multicœursgrâce au co-ordonnancement des calculs et des transferts de donnée des applications temps-réel. À cette fin, nous utilisons des modèles de tâches existants tels que le modèle DFPP (Deferred Fixed Preemption Point), le modèle PREM (PRedictable-Exécution-Model) et le modèle AER (Acquisition-Execution-Restitution model). Nous proposons un nouveau modèle de tâche réaliste et plusieurs algorithmes de co-ordonnancement et de partitionnement des tâches temps-réel. Nous montrons que de tels ordonnanceurs peuvent améliorer jusqu'à 50% le taux d'ordonnançabilité par rapport aux ordonnanceurs équivalents générés avec les méthodes de l'état de l'art. De plus, nous démontrons expérimentalement l'applicabilité de nos méthodologies sur la famille de processeurs multicœurs Infineon AURIX TC-397 en utilisant différents benchmarks.

The demand for computational power in real-time embedded systems has increased significantly in recent years. Multicore platforms which are generally equipped with a single memory subsystem shared by all cores, have satisfied this increasing need for computation capability to some extent. However, in real-time systems, simultaneous use of the memory subsystem may result in significantmemory interference. Such memory interference owing to resource contention may lead to very pessimistic worst-case execution time bounds (WCETs) and lead to under-utilization of the system.This thesis focuses on reducing interference resulting from shared resource contention (e.g., caches, buses and main memory) on multicore systems through processor and memory co-scheduling for real-time applications. To this end, we use existing task models such as DFPP (Deferred Fixed Preemption Point) model, PREM (Predictable-Execution-Model) and AER (Acquisition-Execution-Restitution) model. We also propose a new realistic task model and several algorithms for task set allocation and for processor and memory co-scheduling. We show that our proposed methodologies can improve schedulability by up to 50% compared to equivalent schedules generated with the state-of-the-art methods. Furthermore, we experimentally demonstrate the applicability of our methodologies on the Infineon AURIX TC-397 multicore family of processors using different benchmarks.