Caractérisation des mosfets en silicium à budget thermique réduit pour applications numériques et haute fréquence sur des systèmes d'intégration séquentielle 3D

Characterization of low thermal budget silicon MOSFETs for Digital and High frequency application on 3D sequential integration systems

• Auteur / Autrice : Tadeu Mota Frutuoso
• Direction : Philippe Ferrari, Jose Lugo Alvarez, Xavier Garros
• Type : Thèse de doctorat
• Discipline(s) : Nanoélectronique et nanotechnologie
• Date : Soutenance le 27/09/2023
• Etablissement(s) : Université Grenoble Alpes
• Ecole(s) doctorale(s) : École doctorale électronique, électrotechnique, automatique, traitement du signal (Grenoble ; 199.-....)
• Partenaire(s) de recherche : Laboratoire : Laboratoire d'électronique et de technologie de l'information (Grenoble ; 1967-....)
• Jury : Président / Présidente : Florence Podevin
• Jury : Rapporteur / Rapporteuse : Jean-Pierre Raskin, Jean-Michel Sallese

Mots clés

Mots clés contrôlés

Circuits intégrés tridimensionnels

Radiofréquences

Silicium -- Couches minces

MOS (électronique)

Transistors MOSFET

Mots clés libres

Radio Fréquence

3dsi

Silicon on Insulator

Mosfet

Caractérisation

Radio frequency

3dsi

Silicon on Insulator

Mosfet

Characterization

Résumé

L'intégration séquentielle en 3D (3DSI) consiste à empiler de manière séquentielle des couches de dispositifs actifs à l'aide de connexions verticales ayant des dimensions similaires à celles des contacts standard Back-End-Of-Line (<100 nm). Cela permet la co-intégration de différents systèmes sur des couches séparées avec une densité d'interconnexion élevée et élimine les compromis coûteux liés à l'optimisation de différents dispositifs sur le même substrat. De même, la réduction des parasites d'interconnexion et l'intégration hétérogène offrent un grand potentiel pour les applications 5G à ondes millimétriques (mmW).Cependant, les dispositifs empilés en 3D présentent de nouveaux défis de processus. Les transistors de haut niveau doivent être traités à basse température (≤ 500 °C) pour préserver l'intégrité des dispositifs sur les niveaux inférieurs. L'intégration CMOS standard avec un faible budget thermique (LTB) entraîne une dégradation importante des performances. Néanmoins, de nouvelles avancées dans le processus d'intégration LTB du silicium ouvrent la voie au développement de dispositifs atteignant les mêmes performances que leurs homologues à haute température. Par conséquent, l'objectif de ce travail de doctorat est d'analyser les effets de ces nouveaux processus sur les caractéristiques électriques des dispositifs MOSFET LTB et d'établir des lignes directrices pour une optimisation ultérieure.Le manuscrit de cette thèse présente les principaux résultats obtenus grâce au récent développement de cette technologie et est présenté en trois parties :Activation des dopants de la source et du drain près de la jonction à l'aide d'un recuit d'épitaxie à l'état solide à basse température (SPER). L'étude est réalisée en estimant le profil de la jonction à l'aide d'une nouvelle technique de CV non destructive couplée à un modèle amélioré de cartographie conforme des capacités marginales des transistors. Les résultats sont utilisés pour comprendre le comportement électrique et les mécanismes de dégradation des dispositifs en fonction de la position de chevauchement.Propriétés de piégeage du matériau de permittivité faible (SiCO) utilisé pour l'oxyde d'espacement de grille à basse température et ses effets sur les performances du transistor. Deux mécanismes de piégeage sont identifiés sur ce matériau : les pièges d'interface en silicium rapides, liés à la qualité de l'oxyde natif, et les défauts profonds lents répartis dans le volume de l'oxyde SiCO. L'effet de ces pièges près de la région d'accès des performances électriques du transistor est étudié.Effet des principales étapes de processus à basse température sur les figures de mérite RF des dispositifs. L'objectif est d'évaluer les performances des dispositifs à des fréquences élevées. Les capacités parasites plus faibles des espacesurs SiCO, la résistance de grille réduite grâce au recuit laser aux nanosecondes UV et la mobilité élevée grâce à la contrainte de tension CESL sont des étapes clés à faible budget thermique contribuant à des transistors RF haute performance avec des figures de mérite similaires à celles des homologues à budget thermique élevé (HTB).

3D sequential integration (3DSI) consists of sequentially stacking active device layers using vertical interconnections with similar dimensions as standard Back-End-Of-Line contacts (<100nm). It allows the co-integration of different systems on separated layers with a high interconnection density and it eliminates costly trade-offs coming from the optimization of different devices on the same substrate. Likewise, the reduced interconnection parasitic and heterogeneous integration offer great potential for 5G millimeter-wave (mmW) applications.However, 3D stacked devices come along with new process challenges. Top-tier transistors need to be processed at low temperatures (≤ 500°C) to preserve the integrity of devices on lower tiers. Standard CMOS integration with low thermal budget (LTB) leads to substantial performance degradation. Nevertheless, new breakthroughs in the silicon LTB integration process open the path to the development of devices that reach the same performance of their high temperature counterparts. Therefore, the objective of this Ph.D. work is to analyze the effects of those new processes on the electrical characteristics of LTB MOSFET devices and draw guidelines for further optimization.The manuscript for this Ph.D. introduces the main results obtained from the recent development of this technology and it is presented on three parts:Activation of source and drain dopants near the junction using a low temperature Solid State Epitaxy Recrystallization (SPER) anneal. The study is performed with an estimation of the junction profile using a novel nondestructive CV technique coupled to as improved conformal mapping model of the transistors fringe capacitances. The results are used to understand the electrical behavior and degradation mechanisms of the devices as function of the overlap position.Trapping properties of the low permittivity material (SiCO) used for the low temperature gate spacer oxide and its effects on the transistor performance. Two trapping mechanisms are identified on this material: Fast Silicon interface traps, related to the quality of the native oxide, and slow deep defects distributed in the bulk of the SiCO oxide. The effect of those traps near the access region of the electrical performance transistor are studied.Effect of key low temperature process steps of the devices RF FoMs. The objective is to evaluate the performance of the devices at high frequencies. The lower parasitic capacitances from SiCO spacers, low gate resistance from the UV nanoseconds laser anneal and high mobility from the CESL tensile stain are key low thermal budget steps contributing to high-performance RF transistors with similar FoMs to HTB counterparts.