Génération automatique de modèles de performance pour architectures hétérogènes

Automatic generation of performance model for heterogeneous architectures

• Auteur / Autrice : Nicolas Derumigny
• Direction : Fabrice Rastello, Louis-Noël Pouchet
• Type : Thèse de doctorat
• Discipline(s) : Informatique
• Date : Soutenance le 13/12/2023
• Etablissement(s) : Université Grenoble Alpes en cotutelle avec Colorado state university
• Ecole(s) doctorale(s) : École doctorale Mathématiques, sciences et technologies de l'information, informatique (Grenoble ; 1995-....)
• Partenaire(s) de recherche : Laboratoire : Laboratoire d'informatique de Grenoble
• Partenaire(s) de recherche : Equipe de recherche : Equipe-projet Compiler optimization and run-time systems (Montbonnot, Isère ; 2014-....)
• Jury : Président / Présidente : Frédéric Pétrot
• Jury : Examinateurs / Examinatrices : Ayal Zaks
• Jury : Rapporteurs / Rapporteuses : Sebastian Hack, Erven Rohou

Mots clés

Mots clés contrôlés

Calcul intensif (informatique)

Moore, Loi de

Mots clés libres

Microarchitecture

Architectures hétérogènes

Simulation abstraite

Heterogeneous architecture

Abstract simulation

Port mapping

Résumé

Tout au long des 40 dernières années, la loi de Moor a permi d'augmenter de façon exponentielle la densité des transistors des circuits intégrés. En conséquence, les appareils informatiques - allant des processeurs centraux aux accélérateurs dédiés, sont devenus de plus en plus complexes du fait de la multiplicité croissante de leurs unités de calcul.Par conséquent, à la fois le design de puces et l'optimisation logicielle (qu'elle soit manuelle, en assembleur, ou effectuée par un compilateur) doivent résoudre le problème de l'association efficace des calculs variés du programmes aux unités présentes sur le matériel. Or, les caractéristiques de ces unités ne sont pas toujours disponibles. Devant la diversité des CPU du commerce (Intel, AMD, Arm ayant chacun leurs microarchitectures), nous nous attaquons ici au problème de la génération automatique de modèles de performance, applicables lors de l'optimisation à grain fin de programme réguliers.De plus, dans les cas où des gains de multiples ordre de grandeur sont désirés, des accélérateurs spécifiques doivent être utilisé, ce qui pose une question similaire au niveau de l'organisation de la puce. Pour faire face à ces questions, nous proposons deux approches complémentaires : d'une part, l'étude d'accélérateurs haute performances spécialisés pour une application et, d'autre part, la génération automatique d'architectures semi-spécialisées pour accélérer une famille d'applications.

Moore’s Law has allowed during the past 40 years to exponentially increase the densityof transistors of integrated circuits. As a result, computing devices ranging from general-purpose processors to dedicated accelerators have become more and more complex due tothe specialization and the multiplication of their compute units. Therefore, both low-levelprogram optimization (e.g. assembly-level programming and generation) and acceleratordesign must solve the issue of efficiently mapping of the input program computations tothe various chip capabilities. However, real-world chips blueprints are not openly accessible:given the diversity of CPUs available (Intel’s / AMD’s / Arm’s microarchitectures), wetackle the problem of automatically inferring a performance model applicable to fine-grainthroughput optimization of regular programs. Furthermore, when order of magnitude ofperformance gain over generic accelerators are needed, then domain-specific acceleratorsmust be considered; which raises the same questions of the number of dedicated units aswell as their functionality. To remedy this issue, we present two complementary approaches:on one hand, the study of single-application specialized accelerators with an emphasis onhardware reuse, and, on the other hand, the generation of semi-specialized designs suited fora user-defined set of applications.