Nouvelle génération de générateurs de fréquence par auto-calibration de la grille arrière des transistors en technologie FDSOI

New generation of frequency generators using self-calibration of the transistor back gate in FDSOI technology

• Auteur / Autrice : Yuqing Mao
• Direction : Gilles Jacquemod
• Type : Thèse de doctorat
• Discipline(s) : Sciences pour l'ingénieur
• Date : Soutenance le 18/12/2023
• Etablissement(s) : Université Côte d'Azur
• Ecole(s) doctorale(s) : École doctorale Sciences fondamentales et appliquées (Nice ; 2000-....)
• Partenaire(s) de recherche : Laboratoire : Polytech'Lab
• Jury : Président / Présidente : Pascal Nouet
• Jury : Examinateurs / Examinatrices : Gilles Jacquemod, Pascal Nouet, Luc Hebrard, Jean-Baptiste Begueret, Yoann Charlon
• Jury : Rapporteurs / Rapporteuses : Luc Hebrard, Jean-Baptiste Begueret

Mots clés

Mots clés contrôlés

Oscillateurs

FD-SOI (transistors)

Mots clés libres

Récupération d'horloge et de données

Oscillateur à verrouillage par injection

Contrôle de la grille arrière

Technologie UTBB FDSOI

Oscillateur à résistance négative

Clock and Data Recovery (CDR)

Injection-Locked Oscillator (ILO)

Back-gate control

UTBB FDSOI technology

Negative resistance oscillator

Résumé

Les systèmes modernes de communication de données s'appuient fortement sur des techniques de transmission synchrone pour optimiser la largeur de bande et minimiser la consommation d'énergie. Dans ces systèmes, seul le signal de données est transmis, ce qui nécessite la mise en œuvre de circuits de récupération d'horloge et de données (CDR) au niveau du récepteur. Cette thèse explore la nouvelle application de la technologie Fully-Depleted Silicon-On-Insulator (FDSOI) 28 nm pour améliorer les performances des circuits CDR en atténuant les effets de canaux courts grâce à des structures de transistors innovantes.L'une des contributions de cette thèse est le développement d'un circuit à résistance négative utilisant la grille arrière du transistor FDSOI. Ce circuit utilise un miroir de courant contrôlé par la grille arrière pour créer un oscillateur LC à résistance négative. En parallèle, ce travail présente l'implémentation de deux types d'oscillateurs : un oscillateur en anneau complémentaire et un oscillateur en anneau rapide. L'oscillateur en anneau complémentaire capitalise sur les inverseurs complémentaires, offrant un retour de biais automatique par le contrôle de la grille arrière, améliorant ainsi ses performances. L'oscillateur en anneau rapide utilise quant à lui des inverseurs rapides en combinaison avec des inverseurs complémentaires conçus pour minimiser les délais de propagation. La thèse présente une analyse comparative détaillée de ces oscillateurs, mettant en évidence leurs points forts et leurs limites. En outre, nous introduisons un signal d'injection dans l'oscillateur en anneau, ce qui permet de créer un oscillateur verrouillé par injection (ILO) à faible jitter. Cet oscillateur présente des caractéristiques de performance remarquables, notamment en ce qui concerne la réduction du bruit de phase et l'amélioration de la stabilité de la fréquence. Tirant parti des bonnes performances de l'ILO, nous proposons une nouvelle récupération d'horloge et de données verrouillée par injection (ILCDR) à faible coût et à faible consommation d'énergie, avec un temps de verrouillage rapide et une bonne jitter pour les applications en mode burst.Pour valider les conceptions proposées et leurs performances à différentes fréquences opérationnelles, des simulations approfondies ont été réalisées à l'aide de Cadence Virtuoso à 868 MHz et 2.4 GHz. En outre, la conception de layout et la simulation post layout de l'ILCDR basé sur l'oscillateur en anneau complémentaire sont également étudiées.

Modern data communication systems heavily rely on synchronous transmission techniques to optimize bandwidth and minimize power consumption. In such systems, only the data signal is transmitted, necessitating the implementation of Clock and Data Recovery (CDR) circuits at the receiver end. This thesis explores the novel application of Fully-Depleted Silicon-On-Insulator (FDSOI) 28nm technology to enhance the performance of CDR circuits by mitigating short-channel effects through innovative transistor structures.One contribution of this thesis is the development of a negative resistance circuit using the back gate of the FDSOI transistor. This circuit employs a current mirror controlled by the back gate to create a negative resistance LC oscillator. In parallel, this work presents the implementation of two types of oscillators: a complementary ring oscillator and a fast ring oscillator. The complementary ring oscillator capitalizes on complementary inverters, offering automatic bias feedback by the back gate control, thereby enhancing its performance. Meanwhile, the fast ring oscillator uses fast inverters in combination with complementary inverters designed to minimize propagation delays. The thesis presents a detailed comparative analysis of these oscillators, highlighting their individual strengths and limitations. Furthermore, we introduce an injection signal into the ring oscillator, resulting in the creation of a low-jitter Injection-Locked Oscillator (ILO). This ILO exhibits remarkable performance characteristics, particularly in reducing phase noise and enhancing frequency stability. Taking advantage of the good performance of the ILO, we propose a novel low-cost and low-power Injection-Locked Clock and Data Recovery (ILCDR) with a fast-locking time and good jitter for burst-mode applications.To validate the proposed designs and their performance at different operational frequencies, extensive simulations have been carried out using Cadence Virtuoso at 868 MHz and 2.4 GHz. In addition, the layout design and post layout simulation of the ILCDR based on the complementary ring oscillator are also studied.