Optimisation d'architectures mémoires non-volatiles à piégeage de charges pour les applications microcontrôleur et mémoire autonome

Optimisation of charge-trapping non-volatile memories architectures for microcontroller and stand-alone applications

• Auteur / Autrice : Radouane Habhab
• Direction : Pascal Masson
• Type : Thèse de doctorat
• Discipline(s) : Sciences pour l'ingénieur
• Date : Soutenance le 30/11/2023
• Etablissement(s) : Université Côte d'Azur
• Ecole(s) doctorale(s) : École doctorale Sciences fondamentales et appliquées (Nice ; 2000-....)
• Partenaire(s) de recherche : Laboratoire : Polytech'Lab
• Jury : Président / Présidente : Panagiota Morfouli
• Jury : Examinateurs / Examinatrices : Pascal Masson, Panagiota Morfouli, Damien Deleruyelle, Gilles Micolau, Philippe Lorenzini, Vincenzo Della Marca
• Jury : Rapporteur / Rapporteuse : Damien Deleruyelle, Gilles Micolau

Mots clés

Mots clés contrôlés

Nitrure de silicium

Ordinateurs -- Mémoires

Mots clés libres

Mémoire non-volatile

Piégeage de charges

SONOS

Nitrure de silicium

NVM

Stockage des données

Non-volatile memory

Charge-trapping

SONOS

Silicon nitride

NVM

Data storage

Résumé

L'objectif de ces travaux de thèse est d'évaluer les performances en programmation/cyclage/rétention d'une cellule mémoire SONOS basée sur une architecture split gate très innovante développée par STMicroelectronics, l'eSTM (embedded Select in Trench Memory). Dans un premier temps, nous expliquons la réalisation de cette mémoire SONOS qui est basée sur une modification de la mémoire eSTM à grille flottante, cette modification se faisant sans coût supplémentaire. Dans un second temps, nous étudions les mécanismes de programmation et d'effacement les plus performants pour cette mémoire ce qui nous amène aussi à proposer une nouvelle architecture de mémoire SONOS. Dans un troisième temps, nous caractérisons électriquement les phases de programmation de la cellule SONOS eSTM pour les deux architectures disponibles : dual gate et overlap. Pour la mémoire dual gate, les deux cellules mémoires de part et d'autre du transistor de sélection ont chacune leur propre empilement de grille « ONO/grille de contrôle ». Pour la mémoire overlap, la couche ONO est commune aux deux cellules mémoires. Même si cette couche est partagée, la mémorisation de l'information dans l'ONO est localisée uniquement sous la grille de contrôle concernée grâce à la nature discrète du piégeage des charges. Le mécanisme mis en œuvre pour les opérations d'écriture et d'effacement est d'injection de porteurs chauds et nous détaillons l'optimisation des polarisations (différentes pour les deux architectures disponibles) de drain et de grille de sélection qui permettent de définir les tensions de seuil écrite et effacée. Nous effectuons alors des tests d'endurance jusqu'à un million de cycles pour les deux architectures. Finalement, nous menons une étude en rétention et en de pompage de charge pour connaitre la qualité d'oxyde à l'interface de nos cellules. Dans un quatrième temps, nous cherchons à mieux comprendre le fonctionnement du transistor mémoire et la variabilité de l'eSTM à l'aide simulations TCAD et de mesures électriques sur des structures de géométries variées.

The aim of this thesis work is to evaluate the performance in programming/cycling/retention of a SONOS memory cell based on a highly innovative split-gate architecture developed by STMicroelectronics, the eSTM™ (embedded Select in Trench Memory). Firstly, we explain the realization of this SONOS memory, which is based on a process step modification of the floating gate eSTM™ memory, with this modification carried out without additional cost.Secondly, we investigate the most efficient program and erase mechanisms for this memory, which also leads us to propose a new SONOS memory architecture. Thirdly, we electrically characterize the P/E activations of the SONOS eSTM™ cell for the two available architectures: dual gate and overlap. For dual gate memory, both memory cells on either side of the selection transistor have their own ''ONO/control gate'' stack. For overlap memory, the ONO layer is common to both memory cells. Even though this layer is shared, the information storage in ONO is localized only under the relevant control gate due to the discrete nature of charge trapping. The mechanism implemented for write and erase operations is carrier hot injection, and we detail the optimization of biases (different for the two available architectures) of the drain and select gate, which define the written and erased threshold voltages. We then perform endurance tests up to one million cycles for both architectures. Finally, we conduct a study on retention and charge pumping to assess the oxide quality at the interface of our cells. In a fourth phase, we seek to better understand the operation of the memory transistor and the variability of eSTM™ using TCAD simulations and electrical measurements on structures with various geometries.