Réalisation et optimisation d’un circuit de récupération d’horloge et de données basé sur le principe de verrouillage par injection d’oscillateur en anneau ciblant les technologies nanométriques et destiné à des applications spatiales

Realization and optimization of a Clock and Data Recovery ring oscillator injection-locked based targeting nanometric technologies for space applications

• Auteur / Autrice : Dorian Vert
• Direction : Jean-Baptiste Begueret
• Type : Thèse de doctorat
• Discipline(s) : Electronique
• Date : Soutenance le 06/12/2022
• Etablissement(s) : Bordeaux
• Ecole(s) doctorale(s) : École doctorale des sciences physiques et de l’ingénieur (Talence, Gironde ; 1995-....)
• Partenaire(s) de recherche : Laboratoire : Laboratoire de l'intégration du matériau au système (Talence, Gironde)
• Jury : Président / Présidente : Thierry Taris
• Jury : Examinateurs / Examinatrices : Michel Pignol, Vincent Lebre
• Jury : Rapporteurs / Rapporteuses : Hervé Barthélemy, David Dubuc

Mots clés

Mots clés contrôlés

Circuits d'horloge

Boucles d'asservissement de phase

Oscillateurs

Astronautique -- Systèmes de communication

Mots clés libres

Circuit de récupération d’horloge et de données

Système de communication numérique à lien série

SerDes

Spatial

Verrouillage par injection

Oscillateur en anneau

Clock and Data Recovery

Serial link communication systems

SerDes

Space

Injection-locking

Ring oscillator

Résumé

L’explosion du trafic des données au sein des systèmes de communication actuels impliquent la nécessité d’optimiser de multiples paramètres tels que le débit, la consommation, l’intégration et le coût. Bien que l’intégration et le coût soient étroitement liés, ceux du débit et de la consommation requièrent quant à eux la définition d’un compromis optimisé.En effet, cette volonté d’augmentation des débits de fonctionnement conduit intuitivement à une élévation de la consommation. Pour cela, les systèmes de communication numérique à lien série, largement répandus pour les transmissions de données au niveau des systèmes sur puce (SoC), de puce à puce (chip-to-chip), ou encore de carte à carte sont aussi connus sous le nom de Sérialisateur/Désérialisateur (SerDes) et font l’objet de développement de nouvelles architectures optimisées. Ces systèmes, brièvement illustrés dans notre étude, se basent sur l’utilisation d’un émetteur générant les séquences de données, d’un récepteur dont l’objectif est de récupérer correctement celles-ci et d’un canal de liaison reliant ces deux parties. En vue d’effectuer une récupération des données optimale, la présence d’un bloc critique dans la partie réceptrice intitulé circuit de récupération d’horloge et de données (CDR) est requise.Néanmoins, les pertes introduites par le canal de liaison, le fonctionnement à des débits très élevés exposant les circuits à des interférences inter-symboles, l’environnement et bien d’autres effets constituent ensemble des potentielles sources de dégradations à la réception des données. Dans notre cas, nous nous intéresserons au paramètre de l’environnement auquel est soumis le circuit électronique et plus particulièrement celui du spatial. En effet, les diverses particules radiatives constituent des sources de potentielles dégradations influençant le fonctionnement des circuits électroniques s’étendant du système complet au transistor même.Dans ce contexte, la conception et l’optimisation d’un circuit de récupération d’horloge et de données fonctionnant à très haut débit (60 Gb/s) et destiné à des applications spatiales est présenté. Afin de remédier aux éventuelles dégradations induites par cet environnement spatial, nous présenterons quelques techniques de durcissement quant à celui-ci. Des efforts d’optimisation en termes d’efficacité énergétique, de densité d’intégration ainsi que de jitter sont adressés par divers moyens tel que le mécanisme de synchronisation par injection. Ce principe accorde une amélioration drastique du bruit de phase et jitter. Bien que la plupart des synthétiseurs de fréquence repose sur l’utilisation d’oscillateur à résonateur LC pour leur supériorité inhérente en termes de bruit de phase, ceux-ci présentent en contrepartie une densité d’intégration bien inférieure à celle de leurs concurrents : les oscillateurs en anneau.Cette étude s’est déroulée de la façon suivante : un premier circuit type preuve-de-concept en technologie bas coût (180 nm) et ciblant une fréquence de fonctionnement de 3.2 GHz est introduite en vue de valider par mesures l’efficacité de notre architecture. Ces résultats-là s’étant montrés relativement probants, un second circuit s’inspirant du premier, ciblant un très haut débit de fonctionnement (60 Gb/s) et dans une technologie plus agressive (28 nm FDSOI) est ensuite exposé.Enfin, la fin de ce travail se conclut sur la discussion de quelques perspectives à investiguer en vue d’approfondir l’optimisation de certaines performances.

The data traffic exponential growth in actual communication systems requires the optimization of several parameters such as data rate, consumption, area and cost. Although the integration and the cost are closely related, data rate and consumption require the definition of an optimized compromise.Indeed, these ever-increasing data rates intuitively lead to a consumption increase. To this end, serial link communication systems, widely used in data transmission for Systems on Chip (SoC), chip-to-chip and board-to-board which are also known as Serializer/Deserializer (SerDes) systems result in the development of new optimized architectures. Those systems, briefly introduced in our study, are based on the use of an emitter part for the generation of data patterns, a receiver part for the data recovery and a channel linking them. To get a correct data recovery, the presence of a critical block in the receiver part called clock and data recovery (CDR) circuit is required.Nevertheless, insertion losses introduced by the channel, high data rates exposing circuits to inter-symbol interferences (ISI), the environment and many other parameters represent potential causes of decay for correct recovery data stream. In our case, we will only be interested in the space environment parameter under which our circuit would be exposed. Indeed, various radiative particles establish sources of potential degradations which would impact the correct operation both at system and transistor levels.In this context, the design and optimization of a clock and data recovery operating at very high rate (60 Gbps) and aiming space applications is presented. In order to rectify possible deteriorations caused by the space environment, we will present some hardening techniques to prevent it. Several endeavors to optimize the power efficiency, the integration density and the jitter are tackled through various ways such as the synchronization by injection-locking. This method allows a drastic enhancement of the phase noise and jitter. Even if most of the frequency synthesizers hinge on the use of LC tank oscillator due to its inherent superiority in terms of phase noise, that one present in return an integration density much lower than its counterpart: the ring oscillator.5This study has been led the following way: a first proof-of-concept circuit in 180 nm technology targeting an operating frequency of 3.2 GHz is introduced for the purpose of the validation of our circuit efficiency by measures. Those results showed satisfying performances. A second circuit inspired from the architecture of the first one and aiming a very high data rate (60 Gbps) in a more recent technology (28 nm FDSOI) is then exposed.Eventually, the end of this work concludes on the discussion of several prospects to investigate in order to deepen the optimization of some performances to upgrade our full system.