Développement de composants analogiques embarqués dans des microcontrôleurs destinés à l'Internet des Objets (loT)

• Auteur / Autrice : Roméric Gay
• Direction : Hassen Aziza, Vincenzo Della Marca, Abderrezak Marzaki
• Type : Thèse de doctorat
• Discipline(s) : Sciences pour l'ingénieur. Micro et nanoélectronique
• Date : Soutenance le 23/06/2022
• Etablissement(s) : Aix-Marseille
• Ecole(s) doctorale(s) : École doctorale Sciences pour l'Ingénieur : Mécanique, Physique, Micro et Nanoélectronique (Marseille)
• Partenaire(s) de recherche : Laboratoire : Institut Matériaux Microélectronique Nanosciences de Provence (Marseille ; Toulon ; 2008-….)
• Partenaire(s) de recherche : Entreprise : Société STMicroelectronics Rousset SAS
• Jury : Président / Présidente : Alberto Bosio
• Jury : Examinateurs / Examinatrices : Karine Castellani-Coulié
• Jury : Rapporteur / Rapporteuse : Sylvain Bollaert, Philippe Lorenzini

Mots clés

Mots clés contrôlés

Microcontrôleurs

Systèmes embarqués (informatique)

Systèmes analogiques

MOS (électronique)

Transistors MOSFET

Nanoélectronique

Microélectronique

Mots clés libres

Nvm

Transistor MOSFET

Transistor en tranchée

Transistor triple grille

Transistor multigrille

Fiabilité d’oxyde de grille

Simulation électrique

Nvm

MOSFET transistor

Trench transistor

Triple gate transistor

Multigate transistor

Gate oxide reliability

Electrical simulation

Résumé

L’objectif de ces travaux de thèse a été d'améliorer les performances, le coût et la surface de silicium occupés par un microcontrôleur fabriqué sur la base d’une technologie mémoire embarquée CMOS (eNVM) 40 nm. Ces améliorations ont été réalisées grâce au développement de nouvelles architectures de transistors adaptées au besoin du marché de l’IoT. Dans une première partie, le contexte dans lequel s’inscrit cette thèse est exposé par la présentation des limites technologiques et économiques de technologie CMOS. Dans une deuxième partie, le procédé de fabrication eNVM ainsi que l’architecture et le mode de fonctionnement d’un nouveau composant, appelé transistor triple grille, ont été présentés. Sur la base de cette nouvelle architecture, composée de grilles de contrôle indépendantes, différents transistors multigrilles ont été fabriqués. Par la même occasion, leur comportement électrique a été analysé. Dans la continuité, des études de fiabilité, portant notamment sur les oxydes de grilles, ont été menées. L’objectif de ces études a été d’étudier l’impact d’une contrainte électrique, appliquée sur une grille du transistor, sur les autres grilles non soumises à cette même contrainte. Des caractérisations électriques ainsi que des simulations TCAD, ont permis d’améliorer la compréhension des résultats obtenus. Finalement, la structure du transistor triple grille a été modélisée à l’aide d’un modèle compact de transistor de type PSP. Cette modélisation a pour objectif de permettre l’évaluation du comportement et des performances électriques de ce transistor au niveau circuit

The aim of this work is to improve the performance, cost and area of a microcontroller manufactured in a 40 nm CMOS embedded memory technology (eNVM), by developing new transistor architectures suitable for the IoT market. The context is first presented with a focus on the technological and economical limitations of the CMOS technology. In a second part, the eNVM manufacturing process as well as the architecture and operation mode of a new component called triple gate transistor are presented. Based on this new architecture which provides independent control gates, various multigate transistors are manufactured and their electrical behaviour is analysed. Reliability studies are then carried out, to assess the reliability of the gate’s oxides. The objective is to study the impact of an electrical stress applied to one transistor gate on the gates not subject to this same stress. Electrical characterizations and TCAD simulations are also conducted to improve the understanding. Finally, the structure of the triple gate transistor is modelled using a compact PSP transistor model. The aim is to evaluate the behaviour but also the electrical performance of this transistor at the circuit level