Thèse soutenue

Accélérateurs matériels sécurisés pour la cryptographie post-quantique

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Auteur / Autrice : Timo Zijlstra
Direction : Arnaud TisserandKarim Bigou
Type : Thèse de doctorat
Discipline(s) : Informatique
Date : Soutenance le 28/09/2020
Etablissement(s) : Lorient
Ecole(s) doctorale(s) : École doctorale Mathématiques et sciences et technologies de l'information et de la communication (Rennes)
Partenaire(s) de recherche : Laboratoire : Laboratoire en sciences et techniques de l'information, de la communication et de la connaissance
Jury : Président / Présidente : Jean-Claude Bajard
Examinateurs / Examinatrices : Nele Mentens
Rapporteurs / Rapporteuses : Régis Leveugle, Lilian Bossuet

Résumé

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L'algorithme quantique de Shor peut être utilisé pour résoudre le problème de factorisation de grands entiers et le logarithme discret dans certains groupes. La sécurité des protocols cryptographiques à clé publique les plus répandus dépend de l'hypothèse que ces problèmes mathématiques soient difficiles à résoudre. Un ordinateur quantique suffisamment puissant pourrait donc constituer une menace pour la confidentialité et l'authenticité de la communication numérique sécurisée. La cryptographie post-quantique est basée sur des problèmes mathématiques qui sont difficile à résoudre même pour les ordinateurs quantiques, tels que Learning with Errors (LWE) et ses variants RLWE et MLWE. Dans cette thèse, nous présentons et comparons des implantations sur FPGA des algorithmes de chiffrement à clé publique. Nous discutons des compromis entre la sécurité, le temps de calcul et le coût en surface. Les implantations sont parallélisées afin d'obtenir une accélération plus importante. En outre, nous discutons de la sécurité matérielle des implantations, et proposons des protections contre des attaques par canaux auxilliares. Nous considerons des contremesures de l'état de l'art, telles que le masquage et le blindage, et proposons des améliorations à ces algorithmes. Nous proposons également de nouvelles protections basées sur la représentation redondante des nombres et sur des permutations aléatoires des opérations de calcul. Toutes ces protections sont implantées sur FPGA dans le but de comparer leur coût en surface et le surcoût en temps de calcul.