Fast short-circuit protection for SiC MOSFETs in extreme short-circuit conditions by integrated functions in CMOS-ASIC technology

par Yazan Barazi

Thèse de doctorat en Génie Électrique

Sous la direction de Nicolas Rouger et de Frédéric Richardeau.

Le président du jury était Jean-Christophe Crebier.

Le jury était composé de Nicolas Rouger, Frédéric Richardeau, Stéphane Azzopardi, Mounira Bouarroudj-Berkani, Marc Cousineau, Hassan Maher.

Les rapporteurs étaient Nicolas Ginot.

  • Titre traduit

    Protection rapide en régime extrême de court-circuit des transistors MOSFET SiC par fonctions intégrées en technologie ASIC CMOS


  • Résumé

    Les transistors de puissance grands gaps tels que les MOSFETs SiC et HEMT GaN repoussent les compromis classiques en électronique de puissance. Brièvement, des gains significatifs ont été démontrés par les transistors SiC et GaN: meilleurs rendements, couplés à une augmentation des densités de puissance offertes par la montée en fréquence de découpage. Les MOSFET SiC à haute tension présentent des spécificités telles qu'une faible tenue en court-circuit (SC) par rapport aux IGBT Si et un oxyde de grille aminci, et une tension de commande rapprochée grillesource élevée. La polarisation négative sur la grille à l'état bloqué crée un stress supplémentaire qui réduit la fiabilité du MOSFET SiC. La forte polarisation positive de la grille provoque un courant de saturation de drain important en cas de SC. Ainsi, cette technologie fait émerger des besoins spécifiques de surveillance et de protection ultra-rapides. Pour cela, le travail de cette thèse se focalise sur deux études pour surmonter ces contraintes toute en gardant un bon compromis de performances entre « niveau d’intégration technologique ‘CMS/ASIC-CMOS’–rapidité–robustesse ». La première, regroupe un ensemble de solutions nouvelles permettant une détection du courtcircuit sur le cycle de commutation, sur la base d'une architecture conventionnelle de commande rapprochée dite à 2 niveaux de tension. La deuxième étude est plus exploratoire et basée sur une nouvelle architecture de gate–driver, dite multi-niveaux, à faible niveau de stress pour le MOSFET SiC tout en maintenant les performances dynamiques. Les travaux portent tout d’abord sur l’environnement du SiC MOSFET, (caractérisation et propriétés de comportement en SC par simulations orientées "circuit" de type PLECS™ et LTSpice™), puis présentent une étude bibliographique sur les commandes rapprochées dites Gate Driver, une étude approfondie a été réalisée sur les court-circuits type I & II (Hard switch fault) (Fault under Load) ; regroupés dans un premier chapitre du manuscrit. Un banc de test réalisé antérieurement au sein du laboratoire, a permis de compléter et de valider l’étude d'analyse-simulation et de préparer des stimuli test pour l'étape de conception des nouvelles solutions. Inspirée par la méthode de Gate charge apparue pour les IGBTs en silicium et évoquée pour les MOSFETs SiC, cette première approche fait l'objet d'un travail de conception, de dimensionnement et de prototypage. Cette méthode de référence permet une détection de type HSF en moins de 200ns sous 0-600V avec des composants 1,2kV allant de 80 mOhm à 120mOhm. S'agissant des nouvelles méthodes de détection rapides et intégrées, les travaux de cette thèse se focalisent particulièrement sur la conception d’un circuit ASIC CMOS. Pour cela, la conception d’un gate driver adapté est essentiel. Un ASIC est conçu en technologie X-Fab XT-0,18μm SOICMOS sous Cadence™, et puis mis en boitier et assemblé sur PCB conçu pour les besoins de tests et adaptable au banc principal. La conception du gate driver a considéré de nombreuses fonctions (détection du SC, SSD Soft shut down, buffer segmenté, AMC Active Miller Clamp", …). Du point de vue de la détection du SC, les fonctions nouvelles de surveillance intégrées concernent la méthode de dérivation temporelle de VGS qui est basée sur une détection par un circuit dérivateur analogique RC sur la séquence de plateau avec deux variantes. Une deuxième méthode nouvelle partiellement intégrée dans l'ASIC a été conçu, non développé dans ce mémoire dans le but d’une valorisation. En marge de cette étude principale, une étude exploratoire a porté sur une nouvelle architecture modulaire de commande rapprochée à plusieurs niveaux de tension de polarisation tirant profit de l'isolation SOI et des transistors CMOS à basse tension pour piloter le MOSFETs SiC et améliorer leur fiabilité grâce à une sélection active et dynamique à plusieurs niveaux sur les séquences de commutation et les états marche/arrêt.


  • Résumé

    Wide bandgap power transistors such as SiC MOSFETs and HEMTs GaN push furthermore the classical compromises in power electronics. Briefly, significant gains have been demonstrated: better efficiency, coupled with an increase in power densities offered by the increase in switching frequency. HV SiC MOSFETs have specific features such as a low short-circuit SC withstand time capability compared to Si IGBTs and thinner gate oxide, and a high gate-to-source switching control voltage. The negative bias on the gate at the off-state creates additional stress which reduces the reliability of the SiC MOSFET. The high positive bias on the gate causes a large drain saturation current in the event of a SC. Thus, this technology gives rise to specific needs for ultrafast monitoring and protection. For this reason, the work of this thesis focuses on two studies to overcome these constraints, with the objective of reaching a good performance compromise between “CMS/ASIC-CMOS technological integration level-speed–robustness”. The first one, gathers a set of new solutions allowing a detection of the SC on the switching cycle, based on a conventional switch control architecture with two voltage levels. The second study is more exploratory and is based on a new gate-driver architecture, called multi-level, with low stress level for the SiC MOSFET while maintaining dynamic performances. The manuscript covers firstly the SiC MOSFET environment, (characterization and properties of SC behavior by simulation using PLECS and LTSpice software) and covers secondly a bibliographical study on the Gate drivers. And last, an in-depth study was carried out on SC type I & II (hard switch fault) (Fault under Load) and their respective detection circuits. A test bench, previously carried out in the laboratory, was used to complete and validate the analysis-simulation study and to prepare test stimuli for the design stage of new solutions. Inspired by the Gate charge method that appeared for Si IGBTs and evoked for SiC MOSFETs, this method has therefore been the subject of design, dimensioning and prototyping work, as a reference. This reference allows an HSF type detection in less than 200ns under 400V with 1.2kV components ranging from 80 to 120mOhm. Regarding new rapid and integrated detection methods, the work of this thesis focuses particularly on the design of a CMOS ASIC circuit. For this, the design of an adapted gate driver is essential. An ASIC is designed in X-Fab XT-0.18 SOICMOS technology under Cadence, and then packaged and assembled on a PCB. The PCB is designed for test needs and adaptable to the main bench. The design of the gate driver considered many functions (SC detection, SSD, segmented buffer, an "AMC", ...). From the SC detection point of view, the new integrated monitoring functions concern the VGS time derivative method which is based on a detection by an RC analog shunt circuit on the plateau sequence with two approaches: the first approach is based on a dip detection, i.e. the presence or not of the Miller plateau. The second approach is based on slope detection, i.e. the variability of the input capacitance of the power transistor under SC-HSF compared to normal operation. These methods are compared in the third chapter of the thesis, and demonstrate fault detection times between 40ns and 80ns, and preliminary robustness studies and critical cases are presented. A second new method is partially integrated in the ASIC, was designed. This method is not developed in the manuscript for valorization purposes. In addition to the main study, an exploratory study has focused on a modular architecture for close control at several bias voltage levels taking advantage of SOI isolation and low voltage CMOS transistors to drive SiC MOSFETs and improve their reliability through active and dynamic multi-level selection of switching sequences and on/off states.


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