Étude des performances de la reconfiguration partielle dans le cadre d’accélération des algorithmes de traitement d’images sur des caméras intelligentes basées sur FPGA
Auteur / Autrice : | El Mehdi Abdali |
Direction : | François Berry |
Type : | Thèse de doctorat |
Discipline(s) : | Electronique et Systèmes |
Date : | Soutenance le 11/03/2020 |
Etablissement(s) : | Université Clermont Auvergne (2017-2020) |
Ecole(s) doctorale(s) : | École doctorale des sciences pour l'ingénieur (Clermont-Ferrand) |
Partenaire(s) de recherche : | Equipe de recherche : Institut Pascal (Aubière, Puy-de-Dôme) |
Jury : | Président / Présidente : Fan Yan |
Examinateurs / Examinatrices : Jean-Philippe Diguet, Maxime Pelcat, Luca Maggiani | |
Rapporteur / Rapporteuse : Fan Yan, Stéphane Mancini |
Mots clés
Mots clés contrôlés
Mots clés libres
Résumé
Les FPGAs sont des circuits d’accélération qui contiennent des ressources de calcul pouvant être librement interconnectées selon l’algorithme désiré. Cette flexibilité a rendu les FPGAs plus adaptés à implémenter efficacement des structures de calcul en flot de données où chaque noeud de calcul reçoit directement ses données à partir des noeuds qui les produisent. Ces structures sont plus efficaces quand la production et la consommation de données s’effectuent sans retard en ayant les noeuds simultanément exécutés. Toutefois, le nombre limité de ressources dans un FPGA ne permet pas une implémentation simultanée des différents noeuds. En effet, malgré leurs performances d’exécution élevées pour le flot de données, les FPGAs ne peuvent implémenter des gros algorithmes tels que des traitements d’images qui sont complexes.La Dynamic and Partial Reconfiguration (DPR) permet de reconfigurer une partie du circuit sans interrompre les autres parties exécutant d’autres tâches. Elle offre la possibilité de réutiliser les ressources et d’implémenter des algorithmes dépassant la capacité réelle du FPGA sur le détriment du temps global d’exécution. Néanmoins, la DPR s’accompagne de plusieurs paramètres de conception qui affecteront ses performances. Ces paramètres sont liés principalement la façon de partitionner et le FPGA en zones reconfigurables et l’application à implémenter en petites tâches avant de décider sur la stratégie d’ordonnecement de ces tâches ainsi que la communication entre les zones. Cette thèse étudie les possibilités et les défies d’utiliser la DPR pour rendre l’implémentation des algorithmes de vision par ordinateur sur FPGA plus efficient en matière de ressources. La thèse étudie également les capacités de cette technonolgie à améliorer les performances dans des implémentations autres que le calcul, tel que la communication.