Développement d'architectures 3D à base de transistors MOS à canal nanofil III-V

Development of 3D architecture for MOS transistors based on III-V nanowires channel

• Auteur / Autrice : Nicolas Mallet
• Direction : Guilhem Larrieu
• Type : Thèse de doctorat
• Discipline(s) : MicroNano Systèmes
• Date : Soutenance le 26/03/2019
• Etablissement(s) : Toulouse 3
• Ecole(s) doctorale(s) : École doctorale Génie électrique, électronique, télécommunications et santé : du système au nanosystème (Toulouse)
• Partenaire(s) de recherche : Laboratoire : Laboratoire d'Analyse et d'Architecture des Systèmes (Toulouse ; 1968-....)

Mots clés

Mots clés contrôlés

MOS complémentaires

Nanofils

MOS verticaux

Mots clés libres

Semiconducteur

Transistor

MOS

III-V

Nanofil

Semiconductor

Transistor

MOS

III-V

Nanowire

Résumé

Ce sujet de thèse s'inscrit dans la course à la miniaturisation des technologies CMOS, où l'apparition d'effets néfastes (canaux courts) sur le comportement électrique des dispositifs a poussé l'exploration, ces dernières années, d'architectures non planaires de transistors ainsi que d'autres innovations au niveau matériau. Cette thèse propose une architecture 3D à base de nanofils verticaux III-V pour la réalisation de transistors MOS, présentant ainsi des challenges tant architecturaux qu'au niveau du matériau de canal. La thèse débute par la réalisation de nanofils verticaux sur plateforme Si suivant deux approches différentes. Une première voie descendante a permis, en combinant lithographie électronique et gravure plasma, d'obtenir de manière reproductible des nanofils verticaux de GaAs dont les diamètres atteignent 30 nm. Des nanofils verticaux d'InAs ont également été obtenus par voie ascendante. Une structuration de surface a permis de faire croître ces nanofils par MBE de manière localisée, permettant de contrôler leur positionnement pour la réalisation d'un dispositif. Deux études détaillées ont été effectuées afin de traiter les verrous liés aux matériaux III-V. La première a pour sujet la qualité de l'interface oxyde de grille/semiconducteur. Celle-ci possède naturellement une forte densité d'état d'interface menant au verrouillage du niveau de Fermi. Pour diminuer cet effet, la combinaison d'une préparation de surface et du dépôt de l'Al2O3 par ALD a été mise en place. Les caractérisations structurelles et électriques démontrent une interface atomiquement abrupte associée à une densité de défauts du même ordre de grandeur que l'état de l'art (10 12 eV-1.cm-2). La seconde porte sur l'obtention de contacts Source-Drain faiblement résistifs compatibles avec les technologies CMOS. Ceux-ci ont été réalisés par la formation d'un alliage ternaire avec un métal par diffusion thermique. A l'aide de l'étude cristallographique et des caractérisations électriques, l'alliage ternaire à base de nickel a été retenu pour la réalisation de contacts optimaux. Enfin, l'implémentation de ces solutions sur les nanofils verticaux a été réalisée avec succès. Finalement, un procédé de fabrication respectant les approches technologiques industrielles a été mis en place. La réalisation des nanofils verticaux suivie par l'intégration de l'oxyde de grille et des contacts alliés démontré avec succès. Une technique de planarisation du matériau isolant permettant le positionnement vertical du niveau de grille a également été développée. Afin de terminer le procédé, une méthode de gravure de la grille ainsi que la prise des contacts aux 3 bornes du transistor restent à démontrer.

The purpose of this work is to pursue the miniaturization of MOS transistors since the emergence of harmful effects (short channel effects) over the electrical response of devices has motivated the research about non planar architecture as well as some innovative materials. This PhD introduces a 3D architecture based on III-V vertical nanowires for the making of MOS transistors which overcomes several materials and architectural challenges. To begin, the realization of vertical nanowire on Si substrates is presented using two kinds of techniques. Firstly, the top-down approach using ebeam lithography and plasma etching is a reproducible way to obtain vertical GaAs nanowires with diameter down to 30 nm. Secondly, InAs vertical nanowires were obtained using a bottom-up approach. Surface structuration prior to the molecular beam epitaxy allows to localize precisely the nanowires over the surface which is necessary for device processing. Two detailed studies were conducted to address technological challenges linked to III-V channels. The first one focus on the quality of the gate oxide/semiconductor interface. It has naturally a high density of states leading to Fermi level pinning. Unpinning has been achieved by surface preparation and atomic layer deposition of Al2O3. Structural and electronical characterizations showed an abrupt interface with reduction of density of states close to the state of the art values (10 12 eV-1.cm-2). The second study aims to develop CMOS compatible low resistivity source-drain contacts. Those were achieved by the use of ternary alloy formed by thermal diffusion of a metal. Crystallographic study and electrical characterizations revealed that nickel-based alloy was suited to create optimal low resistive contacts on GaAs and InAs. Finally, the integration of those solutions was demonstrated on vertical nanowires. Lastly, a fabrication process with respect to industrial practices has been designed. Vertical nanowires followed by the deposition of dielectric gate and formation of alloyed contacts has been successfully integrated. A novel technique was developed to planarize a spacer in order to position the gate level at middle height. To conclude the process, a way to etch the metal gate and to contact the transistor remains to be demonstrated.