Etude et implantation d'algorithmes pour le placement et l'ordonnancement d'applications Dataflow

Study and implementation of algorithms for the mapping and scheduling of dataflow applications

• Auteur / Autrice : Hamza Deroui
• Direction : Jean-François Nezan
• Type : Thèse de doctorat
• Discipline(s) : Signal, Image, Vision
• Date : Soutenance le 06/12/2019
• Etablissement(s) : Rennes, INSA
• Ecole(s) doctorale(s) : École doctorale Mathématiques et sciences et technologies de l'information et de la communication (Rennes)
• Partenaire(s) de recherche : Comue : Université Bretagne Loire (2016-2019)
• Partenaire(s) de recherche : Laboratoire : Institut d'Electronique et de Télécommunications de Rennes
• Jury : Président / Présidente : Jocelyn Sérot
• Jury : Examinateurs / Examinatrices : Jean-François Nezan, Jocelyn Sérot, Emmanuel Jeannot, Matthieu Moy, Karol Desnos, Alix Munier-Kordon
• Jury : Rapporteur / Rapporteuse : Emmanuel Jeannot, Matthieu Moy

Mots clés

Mots clés contrôlés

Simulation par ordinateur

Traitement du signal

Conception assistée par ordinateur

Systèmes embarqués (informatique)

Mots clés libres

Conception des applications du traitement du signal

Modèle de flot de données

Modèle de flot de données hiérarchiques

Évaluation de performance

Évaluation du débit

Évaluation de la latence

Dataflow models of computation

Synchronous dataflow

Hierarchical dataflow models

Interface-based synchronous dataflow

Throughtput evaluation

Latency evaluation

Symbolic execution

Résumé

La complexité des architectures MPSoC (Multiprocessor System-on-Chip) augmente de manière exponentielle pour répondre à la demande croissante en puissance de calcul des applications DSP (Digital Signal Processor). Les architectures MPSoC modernes, telles que les architectures à coeurs multiple, incorporent déjà des centaines d’éléments de traitement (PE) dans une seule puce et prévoient d’intégrer jusqu’à un millier de PE dans un avenir proche. Conséquemment, la programmation des architectures MPSoC modernes avec les langages de programmation traditionnels basés sur des threads est devenue de plus en plus complexe. Dans ce contexte, les modèles de calcul de flux de données (MoC) sont devenus des paradigmes de programmation populaires offrant à la fois une grande analysabilité et une expression intuitive du parallélisme d’une application DSP basée sur le modèle de graphe de tâches. Dans cette thèse, nous proposons de nouvelles techniques pour l'évaluation du débit maximal et de la latence minimale du modèle IBSDF (Interface-Based Synchronous Dataflow), ciblant les architectures MPSoC avec des ressources illimitées. Le modèle IBSDF est un modèle hiérarchique à comportement statique qui permet d’évaluer certaines métriques de performance au moment de la conception. Cependant, les méthodes d'évaluation classiques consistent à aplatir la hiérarchie du modèle IBSDF en un graphe de flux de données non hiérarchique comportant un nombre exponentiel de tâches rendant son évaluation difficile, voire impossible. Les nouvelles techniques que nous proposons évaluent les performances des graphes IBSDF de manière modulaire sans aplatir leur hiérarchie. Ainsi, nous avons pu évaluer de très grand graphes IBSDF en quelques secondes, contrairement à l'approche classique qui ne permet pas d'obtenir un résultat.

The complexity of Multiprocessor System-on-Chip (MPSoC) architectures is increasing exponentially to meet the rising computation power demand of Digital Signal Processor (DSP) applications. Modern MPSoC architectures like the many-cores architectures, already embed hundreds of Processing Elements (PEs) in one single chip, and plan to integrate up to thousand PEs in the near future. As consequences, programming modern MPSoC architectures with the traditional threadbased programming languages have become more and more complex. In this context, Dataflow Models of Computation (MoCs) have emerged as popular programming paradigms which offer both, a great analyzability and an intuitive expression of the parallelism of a DSP application based on a task graph pattern. In this thesis, we propose new techniques for the evaluation of the maximum throughput and the minimum latency of the Interface-Based Synchronous Dataflow (IBSDF) MoC, targeting MPSoC architectures with unlimited resources. The IBSDF MoC is a hierarchical model with a static behavior which enables the evaluation of some performance metrics at design-time. However, classical evaluation methods consist on flattening the hierarchy of the IBSDF model into a flat dataflow graph with an exponential number of tasks that makes it hard even impossible to evaluate. Our new techniques evaluate the performance of IBSDF graphs in a modular way without flattening their hierarchy. Thus, we have been able to evaluate very large IBSDF graph in few seconds, compared to the classical approach which fails to return a result.