Caractérisation et modélisation du vieillissement des circuits analogiques et RF en technologie 28 nm FDSOI

par Rania Lajmi

Thèse de doctorat en Nanoélectronique et nanotechnologie

Sous la direction de Philippe Benech et de Sylvain Bourdel.

Le président du jury était Didier Vincent.

Le jury était composé de Hervé Barthélemy, Estelle Lauga-Larroze.

Les rapporteurs étaient Jean-Guy Tartarin, Hervé Barthélemy.


  • Résumé

    La fiabilité des circuits électroniques analogiques et mixtes fabriqués dans des technologies silicium utilisant des oxydes de métal est fortement affectée par les variations de processus, de tension et de température (PVT). De plus, des mécanismes de vieillissement tels que l’instabilité de la température de polarisation qui peut être à l’origine d’une dégradation des diélectriques et de la tension de seuil ou encore l’injection de porteurs chauds, impactent ces circuits. La dégradation induite par ces phénomènes affecte la durée de vie et des performances des composants et des circuits.Il existe dans la littérature de nombreuses études de la fiabilité des transistors MOS. Peu d’études ont été menées sur l’impact de leur fiabilité sur les circuits.Cette thèse présente les résultats des recherches sur les effets des mécanismes de vieillissement sur les performances de circuits analogiques et mixtes.La dégradation de la durée de vie est induite par la dégradation de la tension de seuil et du courant de drain. Des analyses sont effectuées sur la base de simulations de vieillissement prenant en compte les modèles des mécanismes de vieillissement développé par l’équipe et des mesures des circuits implémentés en technologie 28 nm FDSOI au sein de STMicroelectronics. Des tests accélérés ont été utilisés pour évaluer l’effet du vieillissement. Des techniques de correction appropriées pour surmonter la dégradation des performances des circuits, induite par le vieillissement sont proposées.Les performances DC et AC du LDO ont été analysés avant et après vieillissement. Le stress induit une dégradation de ses performances suite à l’effet du mécanisme HCI dans les transistors et au Matching induit dans la paire de transistors chargés de la régulation. Le LDO était surdimensionné pour ne pas subir de fortes dégradations. Une analyse sur l’évolution du rendement a été faite en utilisant l’outil WICKED de Mundea.Le bruit de jitter et le temps de verrouillage de la PLL ne sont pas impactés par le vieillissement et la PLL corrige elle-même toutes dégradations et déviations de ses paramètres de sortie. Pour cela, l’étude de l’un de ses blocs importants,le VCO, a été faite. Les résultats de mesure à 125 °C montre que la frequence d’oscillation du VCO a subi une dégradation significative. Tandis que le bruit de phase relatif n’a pas été impacté.L’extraction des performances statiques et dynamiques d’un CAN de type SAR a montré une dégradation significative du rapport signal sur bruit (SNR). Afin d’identifier le bloc responsable de cette dégradation, des simulations d’un seul CAN ont été faite. Le vieillissement a un impact significatif sur le comparateur. Le vieillissement impacte les fenêtres de temps pour chaque sous bloc du comparateur ce qui engendre une décision fausse de l’un de ces blocks d’où un signal erroné à la sortie du comparateur et par conséquent une erreur de codage et une dégradation des performances du CAN.L’étude de l’effet du vieillissement sur l’amplificateur de puissance a montré une dégradation importante des figures de mérites du PA sous l’effet d’un stress RF. Ces dégradations sont dues aux dégradations de paramètres du transistor tels que la transconductance gm et la résistance rds. Une solution pour limiter les effets de ces dégradations a été proposée. Basée sur le principe de détection et de polarisation adaptative, cette technique permet de changer la polarisation du PA afin d’amener les performances dégradées à leur valeur initiale.Sur la base de ces recherches, il est possible de conclure que les mécanismes de vieillissement de la technologie CMOS 28 nm FDSOI ne constituent pas un obstacle majeur au développement de circuits analogiques et mixtes. Cependant, une analyse minutieuse des effets du vieillissement au niveau du circuit, dès la phase de conception est nécessaire.L’ajout de détecteurs, comme dans le cas du PA, apporte des solutions efficaces de détection et d’amélioration des performances

  • Titre traduit

    Characterization and modeling of analog and RF circuits aging in 28 nm FDSOI technology


  • Résumé

    Reliability of analog and mixed signal circuits fabricated using complementary metaloxide semiconductor technologies in the deep-submicrometer technology nodes is significantly affected by process, voltage and temperature (PVT) variations. Degradationinduced due to aging mechanisms like bias temperature instability, hot carrier injection leads to additional challenges in design of reliable circuits. PVT variations and aging mechanisms together lead to lifetime degradation of device and circuit performance.There are many studies in the literature of the reliability of MOS transistors. Few studies have been conducted on the impact of their reliability on circuits.This research will study the impact of the deterioration of the MOS transistors on the performance of the developed circuits for analog and mixed applications (low dropout voltage regulator LDO, phase locked loop PLL, voltage controlled oscillator VCO, digital to analog converter CAN, power amplifier PA).Degradation lifetime induces the degradation of the threshold voltage and the drain. The surveys are conducted using aging simulations supporting models of aging mechanisms developed by our team and measurements of circuits implemented in 28nmFDSOI technology. Accelerated tests were used to evaluate the aging effect. Appropriate correction techniques for overcoming aging-induced degradation of circuit performance are proposed and studied.The DC and AC performances of LDO were analyzed before and after aging. The stress induces a degradation of these performances because of the effect of the mechanism of injection of hot carriers (HCI) on the transistors and the Matching induced in the pair of transistors responsible for the regulation. The LDO was oversized to avoid severe damage. A survey of the evolution of yield before and after aging was done using Mundea WICKED tool.The jitter noise and lock time of the PLL are not affected by aging and the PLL itself corrects any degradations and deviations of its output parameters. For this, an investigation of one of its important blocks, the VCO, was made. Measurement results at 125 ° C show that the oscillation frequency of the VCO has undergone significant degradation. While the relative phase noise has not been impacted.The aging effect on the digital analog converter SAR-ADC consisting of 16 TI-ADCs has occurred. Extraction of static and dynamic performances showed a significant degradation of the SNR. In order to identify the block responsible for this degradation, simulations of a single ADC were made. Aging has negligible impact on the switches while the comparator was identified as the most sensitive block. Aging impacts the time windows for each sub-block of the comparator which gives rise to a false decision of one of these blocks, hence a false signal at the output of the comparator, resulting in a code error and a degradation in the performance of the ADC.Investigation of the aging effect on the power amplifier has shown a significant degradation of the PA figures of merit under the effect of RF stress. These impairments are due to the degradation of transistor parameters such as transconductance gm and resistor rds. A solution for improving these degradations has been proposed. Based on the principle of detection and adaptive polarization, this technique makes it possible to change the polarization of the PA in order to bring the degraded performances to their fresh value.Based on this research, it is possible to conclude that the aging mechanisms of the 28nmFDSOI CMOS technology are not a major obstacle to the development of analogue and mixed signal systems. However, a careful analysis of the effects of aging at the circuit level, from the design phase, using the models developed at the transistor level and included in the simulators, is necessary.The incorporation of effective detection and performance enhancement solutions is possible for the implementation of extremely precise circuits.

Consulter en bibliothèque

La version de soutenance existe

Où se trouve cette thèse\u00a0?

  • Bibliothèque : Université Savoie Mont Blanc (Chambéry-Annecy). Bibliothèques universitaires. Bibliothèque électronique.
  • Bibliothèque : Université Grenoble Alpes. Bibliothèque et Appui à la Science Ouverte. Bibliothèque électronique.
Voir dans le Sudoc, catalogue collectif des bibliothèques de l'enseignement supérieur et de la recherche.