Conception et Fabrication hybride 3D monolithique de relais NEMS co-integrés CMOS

Design and Fabrication of 3D Hybrid CMOS/NEM relays technology for energy-efficient electronics

• Auteur / Autrice : Giulia Usai
• Direction : Thomas Ernst, Tsu-Jae King Liu
• Type : Thèse de doctorat
• Discipline(s) : Nanoélectronique et nanotechnologie
• Date : Soutenance le 05/12/2019
• Etablissement(s) : Université Grenoble Alpes (ComUE)
• Ecole(s) doctorale(s) : École doctorale électronique, électrotechnique, automatique, traitement du signal (Grenoble ; 199.-....)
• Partenaire(s) de recherche : Laboratoire : Laboratoire d'électronique et de technologie de l'information (Grenoble ; 1967-....)
• Jury : Président / Présidente : Laurent Pichon
• Jury : Examinateurs / Examinatrices : Louis Hutin
• Jury : Rapporteurs / Rapporteuses : Nuria Barniol, Damien Deleruyelle

Mots clés

Mots clés contrôlés

Circuits intégrés tridimensionnels

MOS complémentaires

Circuits intégrés à faible consommation

Nanosystèmes électromécaniques

Mots clés libres

Relais NEMS

Co-Intégration 3D

Cmos

Ultra-Basse consommation

Logique

Memory

NEM relays

3D co-Integration

Cmos

Ultra low power

Logic

Memory

Résumé

Ce travail de thèse porte sur les relais nano électromécaniques (NEMS en anglais). Afin de surmonter la limite d’efficacité énergétique inhérente à la technologie CMOS, l’utilisation de relais NEMS pour des circuits logiques a été récemment proposée. En effet, les bénéfices cumulés d’un courant nul à l’état bloqué et d’une commutation abrupte permettent d’améliorer le compromis puissance-performance lorsque la tension d’alimentation VDD est réduite.Cependant, les relais NEMS sont limités intrinsèquement par leur endurance, leur fréquence de fonctionnement ainsi que par leur faible densité d’intégration. De ce fait, une approche complémentaire basée sur la co-intégration entre CMOS et relais (mémoire tampon, éléments non volatiles…) plutôt qu’un remplacement semble plus pertinente à court terme. Une intégration 3D monolithique permet l’ajout de tels éléments sur la même surface tout en bénéficiant d’une précision d’alignement lithographique. De plus, pour certains dispositifs (ex. sans couche diélectrique), une plus grande immunité aux radiations ionisantes est attendue, ouvrant des perspectives dans les domaines des applications militaires ou spatiales.En particulier, ce travail de thèse explore les forces et les faiblesses de ces structures et identifie des applications à fort potentiel. Il comprend en outre la conception de prototypes correspondants, depuis leur modélisation et simulation permettant un dimensionnement fonctionnel, le perfectionnement de l’intégration 3D « NEMS sur CMOS », et enfin leurs tests électriques. A la lumière de ces analyses, des recommandations sont fournies pour le développement de circuits hybrides 3D CMOS/NEMS pour la logique et les mémoires avancés.

This manuscript focuses on Nano-Electro-Mechanical (NEM) relays with electrostatic actuation for advanced logic and memory applications. The use of Nano-Electro-Mechanical relays was recently proposed for digital logic circuits in order to overcome the fundamental energy-efficiency limitations that mainstream CMOS technology is currently facing. The cumulated benefits of essentially Zero Off-State current and ultimately abrupt DC switching characteristics enable alleviating the power-performance trade-off as the supply voltage VDD is reduced. Additionally, for some particular switch designs (e.g. free of dielectric layers), an increased resistance to ionizing radiations is also anticipated, making such components valuable for defense or aerospace applications.However, NEM relays have intrinsic limitations in terms of integration density, endurance and operation frequency. Therefore, rather than considering them as technology that could replace MOSFETs, we adopt an intermediate approach that consists in using NEM relays as a complement to CMOS circuits (e.g.: buffers, non-volatile elements for SRAM and CAM), which can be fabricated in a 3D co-integration scheme. This approach mitigates the area penalty issue.The thesis explores the strength and the weakness of NEMS relays and identifies applications for which hybrid NEMS/CMOS circuits are potentially interesting.This work includes the manufacturing of prototype devices designed to be proof of concept for the identified applications. At first, NV NEM relays design and dimensioning through modelling and simulations was performed. Then NV NEM/CMOS circuits were validated trough simulations. This was followed by the tapeout and the process integration of monolithically co-integrated NEMS above CMOS. After wafer processing the devices were electrically characterized.This all-inclusive works allows identifying some crucial challenges that NEMS relays still have to face.