Thèse soutenue

Etude d'architectures d'imageurs exploitant l'acquisition compressive pour la classification d'images à basse consommation énergétique
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Auteur / Autrice : Wissam Benjilali
Direction : Gilles Sicard
Type : Thèse de doctorat
Discipline(s) : Nanoélectronique et nanotechnologie
Date : Soutenance le 16/12/2019
Etablissement(s) : Université Grenoble Alpes (ComUE)
Ecole(s) doctorale(s) : École doctorale électronique, électrotechnique, automatique, traitement du signal (Grenoble ; 199.-....)
Partenaire(s) de recherche : Laboratoire : Laboratoire d'électronique et de technologie de l'information (Grenoble ; 1967-....)
Jury : Président / Présidente : Valérie Perrier
Examinateurs / Examinatrices : Gianluca Setti, William Guicquero, Laurent Jacques
Rapporteurs / Rapporteuses : Ricardo Carmona-Galán, François Berry

Résumé

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Les progrès récents dans le domaine des capteurs d’image CMOS reposent sur la remise en question du schéma classique d’acquisition et de traitement d’images, cela, afin de permettre des traitements avancés sur puce telles que la prise de décision. Malgré les réalisations rendues possibles grâce à l’utilisation des nœuds technologiques avancés et à l’intégration 3D, la conception de capteurs avec des capacités de prise de décision reste une tâche ardue en raison de la quantité de données acquise et à traiter, ainsi que du coût matériel que représente l’implémentation des algorithmes de prise de décisions classiques. Dans ce contexte, l’Acquisition Compressive (AC) est apparue comme une approche alternative pour détecter les données dans une représentation compressive. Dans le cas où le AC exploite des motifs générés aléatoirement, il permet une réduction considérable du matériel en réduisant les conversions analogique-numérique et le débit des données, tout en fournissant des informations pertinentes pour la reconstruction ou le traitement du signal. Traditionnellement, l’AC a été exploité dans des applications de capteurs d’image pour des tâches de compression couplées à des algorithmes de reconstructions distants impliquant une complexité algorithmique élevée. Pour relâcher cette complexité, le traitement du signal sur des mesures compressées fournit des garanties théoriques solides pour effectuer le traitement du signal directement sur les mesures compressées sans perte de performance significative, ce qui constitue donc une nouvelle piste pour concevoir des nœuds de capteurs intelligents à basse consommation énergétique.Basée sur des axes de recherche traitant de l’algorithmique et du matériel, cette thèse étudie des voix de développement exploitant l’acquisition compressive pour concevoir des nœuds de capteurs doté de capacité de prise de décision sur puce à basse consommation énergétique. Après une présentation du contexte matériel et algorithmique lié à l’acquisition compressive et les techniques d’apprentissage machine, la thèse présente quatre contributions principales pour optimiser les schémas d’acquisition du signal et des traitements associés dans le contexte des capteurs d’image CMOS. Dans un premier temps, une étude analytique explore l’intérêt de résoudre des tâches d’inférence à partir de mesures compressées pour des applications à forte contraintes matériels. L’objectif est de trouver le schéma le plus avantageux pour prendre des décisions à partir de mesures compressées. Ensuite, un nouveau schéma d’acquisition compressive pour les capteurs d’image est présenté. Conçu pour répondre à la fois aux exigences théoriques et matérielles, le modèle s’avère être approprié pour les capteurs qui traitent à la fois des tâches de rendu d’image et de prise de décision sur puce. D’autre part, pour réduire la complexité de calcul sur puce impliquée par les algorithmes de prise de décision standard, de nouvelles méthodes de construction d’arbres d’inférence hiérarchique sont explorées afin de réduire les opérations MAC liées à une tâche d’inférence multi-classe sur puce. Cela conduit à une optimisation conjointe traitement-acquisition lors de la combinaison de l’inférence hiérarchique avec l’acquisition compressive. Enfin, les contributions susmentionnées sont mises en œuvre dans une architecture compacte d’un capteur d’image CMOS permettant la reconnaissance d’objets sur puce, grâce au schéma d’acquisition AC proposé, réduisant ainsi les besoins en mémoire sur puce. Le seul matériel supplémentaire par rapport à une architecture standard utilisant un convertisseur analogique-numérique Sigma-Delta incrémental de premier ordre est un circuit de mélange de données pseudo-aléatoire, un modulateur +/-1 in-Sigma-Delta et un petit processeur de signal numérique (DSP). Plusieurs optimisations matérielles sont présentées pour répondre aux exigences de la conception des futures capteurs CMOS dits ultra-basse consommation (≈µW).