Electrical characterization & modeling of the trapping phenomena impacting the reliability of nanowire transistors for sub 10nm nodes
Auteur / Autrice : | Artemisia Tsiara |
Direction : | Gérard Ghibaudo |
Type : | Thèse de doctorat |
Discipline(s) : | Nano electronique et nano technologies |
Date : | Soutenance le 06/03/2019 |
Etablissement(s) : | Université Grenoble Alpes (ComUE) |
Ecole(s) doctorale(s) : | École doctorale électronique, électrotechnique, automatique, traitement du signal (Grenoble ; 199.-....) |
Partenaire(s) de recherche : | Laboratoire : Observatoire des micro et nanotechnologies (Grenoble) |
Jury : | Président / Présidente : Francis Balestra |
Rapporteurs / Rapporteuses : Nathalie Malbert, Olivier Bonnaud |
Mots clés
Mots clés contrôlés
Mots clés libres
Résumé
Dans les technologies CMOS avancées, les défauts microscopiques localisées à l'interface Si (Nit) ou dans l'oxyde de grille (Nox) dégradent les performances des transistors CMOS, en augmentant le bruit de basse fréquence (LFN). Ces défauts sont généralement induits par le processus de fabrication ou par le vieillissement de l'appareil sous tension électrique (BTI, porteurs chauds). Dans des transistors canal SiGe ou III-V, leur densité est beaucoup plus élevé que dans le silicium et leur nature microscopique est encore inconnue. En outre, en sub 10 nm 3D comme nanofils, ces défauts répartis spatialement induisent des effets stochastiques typiques responsables de la "variabilité temporelle" de la performance de l'appareil. Cette nouvelle composante dynamique de la variabilité doit maintenant être envisagée en plus de la variabilité statique bien connu pour obtenir circuits fonctionnels et fiables. Aujourd'hui donc, il devient essentiel de bien comprendre les mécanismes de piégeage induites par ces défauts afin de concevoir et fabriquer des technologies CMOS robustes et fiables pour les nœuds de sub 10 nm.