Thèse soutenue

Conception d’une mémoire SRAM en tension sous le seuil pour des applications biomédicales et les nœuds de capteurs sans fils en technologies CMOS avancées

FR  |  
EN
Auteur / Autrice : Anis Feki
Direction : Bruno Allard
Type : Thèse de doctorat
Discipline(s) : Electronique, électrotechnique, automatique
Date : Soutenance le 29/05/2015
Etablissement(s) : Lyon, INSA
Ecole(s) doctorale(s) : École doctorale Électronique, électrotechnique, automatique (Lyon)
Partenaire(s) de recherche : Laboratoire : AMPERE - Génie Electrique, Electromagnétisme, Automatique, Microbiologie Environnementale et Applications (Rhône) - Ampère
Equipe de recherche : Ampère, Département Méthodes pour l'Ingénierie des Systèmes
Jury : Président / Présidente : Jean-Michel Portal
Examinateurs / Examinatrices : Bruno Allard, Jean-Michel Portal, Luca Larcher, Pascal Nouet, Olivier Thomas, David Turgis
Rapporteurs / Rapporteuses : Luca Larcher, Pascal Nouet

Résumé

FR  |  
EN

L’émergence des circuits complexes numériques, ou System-On-Chip (SOC), pose notamment la problématique de la consommation énergétique. Parmi les blocs fonctionnels significatifs à ce titre, apparaissent les mémoires et en particulier les mémoires statiques (SRAM). La maîtrise de la consommation énergétique d’une mémoire SRAM inclue la capacité à rendre la mémoire fonctionnelle sous très faible tension d’alimentation, avec un objectif agressif de 300 mV (inférieur à la tension de seuil des transistors standard CMOS). Dans ce contexte, les travaux de thèse ont concerné la proposition d’un point mémoire SRAM suffisamment performant sous très faible tension d’alimentation et pour les nœuds technologiques avancés (CMOS bulk 28nm et FDSOI 28nm). Une analyse comparative des architectures proposées dans l’état de l’art a permis d’élaborer deux points mémoire à 10 transistors avec de très faibles impacts de courant de fuite. Outre une segmentation des ports de lecture, les propositions reposent sur l’utilisation de périphéries adaptées synchrones avec notamment une solution nouvelle de réplication, un amplificateur de lecture de données en mode tension et l’utilisation d’une polarisation dynamique arrière du caisson SOI (Body Bias). Des validations expérimentales s’appuient sur des circuits en technologies avancées. Enfin, une mémoire complète de 32kb (1024x32) a été soumise à fabrication en 28 FDSOI. Ce circuit embarque une solution de test (BIST) capable de fonctionner sous 300mV d’alimentation. Après une introduction générale, le 2ème chapitre du manuscrit décrit l’état de l’art. Le chapitre 3 présente les nouveaux points mémoire. Le 4ème chapitre décrit l’amplificateur de lecture avec la solution de réplication. Le chapitre 5 présente l’architecture d’une mémoire ultra basse tension ainsi que le circuit de test embarqué. Les travaux ont donné lieu au dépôt de 4 propositions de brevet, deux conférences internationales, un article de journal international est accepté et un autre vient d’être soumis.