Conception d'amplificateurs de puissance hautement linéaires à 60 GHz en technologies CMOS nanométriques

Design of highly linear 60GHz power amplifiers in nanoscale CMOS technologies

• Auteur / Autrice : Aurélien Larie
• Direction : Eric Kerhervé
• Type : Thèse de doctorat
• Discipline(s) : Electronique
• Date : Soutenance le 31/10/2014
• Etablissement(s) : Bordeaux
• Ecole(s) doctorale(s) : École doctorale des sciences physiques et de l’ingénieur (Talence, Gironde ; 1995-....)
• Partenaire(s) de recherche : Etablissement d'accueil : Université Bordeaux-I (1971-2013)
• Partenaire(s) de recherche : Laboratoire : Laboratoire de l'intégration du matériau au système (Talence, Gironde)
• Jury : Président / Présidente : Yann Deval
• Jury : Examinateurs / Examinatrices : Laurent Leyssenne, Thierry Taris, Lionel Vogt, Baudouin Martineau, Denis Masliah
• Jury : Rapporteurs / Rapporteuses : Jean-Louis Cazaux, Denis Barataud

Mots clés

Mots clés contrôlés

Linéarisation (électronique)

Amplificateurs de puissance

MOS complémentaires

Mots clés libres

Amplificateurs de puissance CMOS

Combinaison de puissance

Technique de linéarisation

Fort PAPR

Transformateurs

Lignes à ondes lentes

CMOS power amplifiers

Power combining

Linearization techniques

High PAPR

Transformers

Slow-wave transmission lines

Résumé

Dans le cadre des applications sans fil à 60GHz, l’amplificateur de puissance reste un des composants les plus compliqués à implémenter en technologie CMOS. Des modulations à enveloppe non constante obligent à concevoir des circuits hautement linéaires, conduisant à une consommation statique importante. La recherche de topologies et de techniques de linéarisation viables aux fréquences millimétriques fait l’objet de cette thèse. Dans un premier temps, un état de l’art des différents amplificateurs de puissance à 60GHz est dressé, afin d’en extraire l’ensemble des verrous technologiques limitant leurs performances. Suite à l’analyse des phénomènes physiques impactant les composants passifs, plusieurs structures d’amplificateurs élémentaires sont conçues dans les technologies 65nm et 28nm Bulk. Les topologies les plus pertinentes sont déduites de cette étude. Enfin, deux amplificateurs intégrant des techniques de combinaison de puissance et de linéarisation sont implémentés dans les technologies 65nm et 28nm FD-SOI. Ces deux circuits présentent les plus hauts facteurs de mérite ITRS publiés à ce jour. Le circuit en 28nm FD-SOI atteint en outre le meilleur compromis linéarité/consommation de l’état de l’art.

The CMOS 60GHz power amplifier (PA) remains one of the most design-challenging components. Indeed, a high linearity associated with a large back-off range are required due to complex modulated signals.In this context, this work focuses on the design of architectures and linearization techniques which are usable at millimeter-wave frequencies. First, a CMOS PA state of the art is presented to define all bottlenecks. Then, the physical phenomena impacting on passive device performances are described. Elementary PAs are implemented in CMOS 65nm and 28nm Bulk and the most suitable topologies are selected. Finally, two highly linear circuits are designed in 65nm Bulk and 28nm FD-SOI. They achieve the highest ITRS figures of merit reported to this day. In addition, the 28nm FD-SOI PA exhibits the best linearity/consumption tradeoff.