Tlmdt : une stratégie de modélisation basée sur temps distribué pour la simulation prallèle de systèmes multi-processeurs intégrés sur puce

• Auteur / Autrice : Aline Vieira De Mello
• Direction : Alain Greiner
• Type : Thèse de doctorat
• Discipline(s) : Informatique
• Date : Soutenance en 2013
• Etablissement(s) : Paris 6

Mots clés

Mots clés contrôlés

C plus-plus (langage de programmation)

Microélectronique

Simulation, Méthodes de

Simulation par ordinateur

Parallélisme (informatique)

Résumé

Les architectures matérielles innovantes dans l’industrie de la microélectronique se caractérisent principalement par leur niveau incroyablement élevé de parallélisme. Plusieurs environnements de conception industriels et académiques sont apparus pour aider dans la modélisation, la simulation et la mise au point de “Massively Parallel Multi-Processors System on Chip” (MP2SoCs). Le langage de description matérielle SystemC est le point commun de tous ces environnements. La bibliothèque SystemC de classes C++ permet de décrire le matériel à différents niveaux d’abstraction, allant de RTL synthétisable à la modélisation de niveau transactionnel (TLM). Cependant, quand il s’agit de simuler une architecture contenant des centaines de processeurs, même la vitesse de simulation fourni par l’approche TLM n’est pas suffisante. Simultanément, les stations de travail multi-coeur sont de plus acessible au grand public. Malheureusement, le noyau de simulation SystemC est entièrement séquentiel et ne peut pas exploiter la puissance de traitement offerte par ces machines multi-coeurs. L’objectif stratégique de cette thèse est de proposer une approche de modélisation avec temps, pour les architectures numériques multi-processeurs complexes à mémoire partagée, appelée modélisation au niveau transaction avec temps distribué (TLM-DT). L’idée principale de l’approche TLM-DT est de ne plus utiliser le temps global de simulation SystemC, rendant ainsi possible l’utilisation d’un moteur de simulation véritablement parallèle et permettant une réduction significative du temps de simulation avec une perte limitée de précision.

Innovative hardware architectures in the microelectronics industry are mainly characterized by their incredibly high level of parallelism. Despite their relative novelty, Multi-Processors System on Chip (MPSoCs) containing a few cores tend to be replaced by Massively Parallel MPSoCs (MP2SoCs), which integrate dozens or hundreds of processor cores interconnected through a possibly hierarchical network on chip. Several industrial and academic frameworks appeared to help modeling, simulating and debugging MP2SoC architectures. The SystemC hardware description language is the effective backbone of all these frameworks, which allows to describe the hardware at various levels of abstraction, ranging from synthesizable RTL (more accurate and very slow) to TLM (less accurate and very fast). However, when it comes to simulate an architecture containing hundreds of processors, even the simulation speed brought by TLM is not enough. Simultaneously, multi-core workstations are becoming the mainstream. Unfortunately, the genuine SystemC simulation kernel is fully sequential and cannot exploit the processing power provided by these multi-cores machines. In this context, the strategic goal of this thesis is to propose a general modeling approach for timed TLM virtual prototyping of shared memory MP2SoCs, called Transaction Level Modeling with Distributed Time (TLM-DT). The main idea of the TLM-DT approach is not to use anymore the SystemC global simulation time, becoming possible to use a truly parallel simulation engine and providing a significant reduction in simulation time with a limited loss of precision.