Consommation statique dans les circuits numériques en CMOS 32nm : analyse et méthodologie pour une estimation statistique au niveau porte

par Smriti Joshi

Thèse de doctorat en Sciences et technologie industrielles

Sous la direction de Marc Belleville.

Soutenue le 15-03-2013

à Grenoble , dans le cadre de École doctorale électronique, électrotechnique, automatique, traitement du signal (Grenoble) , en partenariat avec Laboratoire d'Electronique, de Technologie et d'Instrumentation (équipe de recherche) .

Le président du jury était Régis Leveugle.

Le jury était composé de Nathalie Julien, Christian Piguet, Edith Beigne, Anne Lombardot.

Les rapporteurs étaient Nadine Azemard-Crestani, Amara Amara.


  • Résumé

    La puissance de fuite est devenue une préoccupation majeure pour les concepteurs de circuits intégrés depuis le nœud technologique 65 nm. En outre, ces fuites sont largement impactées par la variabilité technologique qui augmente nœud après nœud. C'est pourquoi des approches statistiques, qui estiment analytiquement la distribution du courant de fuite d'un circuit, sont des techniques nouvelles et prometteuses pour les technologies avancées. Dans ce cadre, ce travail propose une méthodologie au niveau circuit, capable d’analyser la puissance de fuite, et compatible avec les contraintes de temps de conception et les flots numériques. Un premier résultat de cette étude est de déterminer les paramètres de processus physiques prédominants de la variation de la consommation de puissance statique pour un noeud de la technologie de 32 nm . Pour le travail préliminaire, nous avons utilisé un modèle de PSP 32nm afin de déterminer les paramètres physiques dominants de variation de fuite d' impact. Nous avons constaté que , à l'alimentation nominale , un processus paramètre soit la longueur de grille est le principal contributeur à la propagation de la variation de fuite et n'a plus qu'à être envisagée. Il est montré que, compte tenu seulement un ou deux paramètres peut être suffisant pour obtenir un résultat satisfaisant. Deuxièmement, l'impact des variations globales et locales sur la variabilité de fuite dans la technologie 32nm est analysé. Enfin, un nouveau portail niveau méthodologie statistique pour estimer la consommation d'énergie de fuite des circuits CMOS numériques complexes , en tenant compte des états d'entrée et les variations de processus est proposé en technologie 32nm . L' estimation des fuites statistique est basée sur une pré- caractérisation des cellules de bibliothèques tenant compte des corrélations entre les cellules fuites . Il stocke toutes les informations statistiques ( moyenne, variance pour chaque état de la cellule / entrée ) sous forme de tableau . Le temps de calcul des cellules statistique caractérisation de bibliothèque de fuite est compatible avec les flux existants. Suivant une formulation mathématique est proposé et inséré dans un flot de conception afin d'estimer la distribution de fuite de circuit . Cette méthodologie est validée sur des circuits de différents niveaux de complexité . La méthodologie proposée est simple, rapide et peut être facilement confondu avec le flux existant de conception CAD . La moyenne et la variance des cellules individuelles de fuite , qui sont ensuite combinées pour trouver le courant du circuit de fuite total se caractérisent d'abord. Pour une analyse détaillée , les corrélations entre les cellules et la longueur avec l'état des entrées sont également considérés . Puis , on introduit une formule pour calculer la fuite total du circuit en utilisant la matrice de corrélation , et la moyenne ( μ ) et la variance ( σ2 ) de chacune des cellules . Pour valider cette méthode, les comparaisons sont faites avec Monte Carlo et rapide Spice Simulator (XA) . La méthodologie complète a été validé sur les différents niveaux de circuits de complexité , les résultats présentés pour un plus grand complexe IP ( APIP) qui est constitué de cellules 11475 . Notre approche proposée plus rapide pour les grands IP ( 11K portes ) est près de 400 fois plus que simulateur spice rapide ( XA) .

  • Titre traduit

    Leakage Power in 32nm CMOS digital circuits : Analysis and Methodology for Statistical Gate Level Estimation


  • Résumé

    Leakage power has become a top concern for IC designers in advanced technology nodes (65nm and below) because it has increased by 30-50% the total IC power consumption. In addition, the leakage is largely impacted by the process variations which are increasing node after node. That’s why statistical leakage estimation, which analytically estimates the leakage-current distribution of a circuit, is a new and promising technique for leakage estimation in the deep-sub micron era. The objective of this work is to propose a circuit-level methodology to analyze leakage power, compatible with design time constraints and digital flows. A first result of this work is the determination of the predominant physical process parameters for static power consumption variation for a 32 nm technology node. For the preliminary work we have used a 32nm PSP model in order to determine the dominant physical parameters that impact leakage variation. We have found that, at nominal power supply, one process parameter i.e. gate length is the main contributor to the leakage variation spread and has only to be considered. It is shown that considering only one or two parameters may be enough to get a satisfactory result. Secondly, the impact of global and local variations on leakage variability in 32nm technology is analyzed. Finally, a new gate level statistical methodology to estimate the leakage power consumption of CMOS complex digital circuits, taking into account input states and process variations is proposed in 32nm technology. The statistical leakage estimation is based on a pre-characterization of library cells considering correlations between cells leakages. It stores all statistical information (mean, variance for each cell/input state) in tabular form. Computation time of cells statistical leakage library characterization is compatible with existing flows. Next a mathematical formulation is proposed and inserted into a design flow to estimate circuit leakage distribution. This methodology is validated on circuits of different levels of complexity. The proposed methodology is simple, fast and can be easily merged with existing CAD design flow. The mean and variance of leakage individual cells, which are then combined to find the total leakage current of the circuit are characterized first. For a detailed analysis, the correlations between the cells and the length with the status of inputs are also considered. Then, a formula is introduced for calculating the total leakage from the circuit using the correlation matrix, and the mean (μ) and the variance (σ2) of each of the cells. To validate this methodology, comparisons are made with Monte Carlo and Fast Spice Simulator (XA). The complete methodology had been validated on different level of complexity circuits, results shown for a bigger complex IP (APIP) which consists of 11475 cells. Our proposed approach faster for large IP (11K gates) is nearly 400 times than fast spice simulator (XA).

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