Thèse soutenue

Consommation statique dans les circuits numériques en CMOS 32nm : analyse et méthodologie pour une estimation statistique au niveau porte
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Auteur / Autrice : Smriti Joshi
Direction : Marc Belleville
Type : Thèse de doctorat
Discipline(s) : Sciences et technologie industrielles
Date : Soutenance le 15/03/2013
Etablissement(s) : Grenoble
Ecole(s) doctorale(s) : École doctorale électronique, électrotechnique, automatique, traitement du signal (Grenoble ; 199.-....)
Partenaire(s) de recherche : Equipe de recherche : Laboratoire d'Electronique, de Technologie et d'Instrumentation
Jury : Président / Présidente : Régis Leveugle
Examinateurs / Examinatrices : Nathalie Julien, Christian Piguet, Edith Beigne, Anne Lombardot
Rapporteurs / Rapporteuses : Nadine Azemard-Crestani, Amara Amara

Mots clés

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Mots clés contrôlés

Résumé

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La puissance de fuite est devenue une préoccupation majeure pour les concepteurs de circuits intégrés depuis le nœud technologique 65 nm. En outre, ces fuites sont largement impactées par la variabilité technologique qui augmente nœud après nœud. C'est pourquoi des approches statistiques, qui estiment analytiquement la distribution du courant de fuite d'un circuit, sont des techniques nouvelles et prometteuses pour les technologies avancées. Dans ce cadre, ce travail propose une méthodologie au niveau circuit, capable d’analyser la puissance de fuite, et compatible avec les contraintes de temps de conception et les flots numériques. Un premier résultat de cette étude est de déterminer les paramètres de processus physiques prédominants de la variation de la consommation de puissance statique pour un noeud de la technologie de 32 nm . Pour le travail préliminaire, nous avons utilisé un modèle de PSP 32nm afin de déterminer les paramètres physiques dominants de variation de fuite d' impact. Nous avons constaté que , à l'alimentation nominale , un processus paramètre soit la longueur de grille est le principal contributeur à la propagation de la variation de fuite et n'a plus qu'à être envisagée. Il est montré que, compte tenu seulement un ou deux paramètres peut être suffisant pour obtenir un résultat satisfaisant. Deuxièmement, l'impact des variations globales et locales sur la variabilité de fuite dans la technologie 32nm est analysé. Enfin, un nouveau portail niveau méthodologie statistique pour estimer la consommation d'énergie de fuite des circuits CMOS numériques complexes , en tenant compte des états d'entrée et les variations de processus est proposé en technologie 32nm . L' estimation des fuites statistique est basée sur une pré- caractérisation des cellules de bibliothèques tenant compte des corrélations entre les cellules fuites . Il stocke toutes les informations statistiques ( moyenne, variance pour chaque état de la cellule / entrée ) sous forme de tableau . Le temps de calcul des cellules statistique caractérisation de bibliothèque de fuite est compatible avec les flux existants. Suivant une formulation mathématique est proposé et inséré dans un flot de conception afin d'estimer la distribution de fuite de circuit . Cette méthodologie est validée sur des circuits de différents niveaux de complexité . La méthodologie proposée est simple, rapide et peut être facilement confondu avec le flux existant de conception CAD . La moyenne et la variance des cellules individuelles de fuite , qui sont ensuite combinées pour trouver le courant du circuit de fuite total se caractérisent d'abord. Pour une analyse détaillée , les corrélations entre les cellules et la longueur avec l'état des entrées sont également considérés . Puis , on introduit une formule pour calculer la fuite total du circuit en utilisant la matrice de corrélation , et la moyenne ( μ ) et la variance ( σ2 ) de chacune des cellules . Pour valider cette méthode, les comparaisons sont faites avec Monte Carlo et rapide Spice Simulator (XA) . La méthodologie complète a été validé sur les différents niveaux de circuits de complexité , les résultats présentés pour un plus grand complexe IP ( APIP) qui est constitué de cellules 11475 . Notre approche proposée plus rapide pour les grands IP ( 11K portes ) est près de 400 fois plus que simulateur spice rapide ( XA) .