Remplissage en polymère des via traversant (TSV) pour des applications 3D-Wafer Level Packaging

• Auteur / Autrice : Mohamed Bouchoucha
• Direction : Olivier Thomas
• Type : Thèse de doctorat
• Discipline(s) : Matière condensée et Nanosciences
• Date : Soutenance le 22/01/2013
• Etablissement(s) : Aix-Marseille
• Ecole(s) doctorale(s) : École Doctorale Physique et sciences de la matière (Marseille)
• Jury : Président / Présidente : Roland Fortunier
• Jury : Examinateurs / Examinatrices : Olivier Thomas, Roland Fortunier, Éric Le Bourhis, Christophe Cardinaud, Pascal Chausse, Abdellah Tougui, Yves Ousten
• Jury : Rapporteurs / Rapporteuses : Éric Le Bourhis, Christophe Cardinaud
• DOI : 10.70675/bac78baaz4b48z4a86zabf8z00ecd2c21a5f

Mots clés

Mots clés contrôlés

Conditionnement

Fiabilité

Contraintes (mécanique)

Polymères

Circuits intégrés tridimensionnels

Mots clés libres

Intégration 3D

TSV

Polymère

Contraintes thermomécaniques

Fiabilité

Packaging

3D integration

TSV

Packaging

Polymer

Thermomechanical stress

Reliability

Résumé

Les technologies d'empilement vertical de circuits intégrés, plus connues sous le terme « intégration 3D », ont connu un développement important durant les six dernières années, dans l'optique de proposer une alternative aux approches bidimensionnelles traditionnelles comme les Systems on Chip (SoC). Cette nouvelle architecture a été adaptée au domaine du packaging des circuits intégrés à travers le packaging en 3D réalisé à l'échelle de la plaque ou 3D-WLP pour 3D-Wafer Level Packaging. L'intégration 3D-WLP permet une diminution des tailles des dispositifs finaux, une augmentation de la densité des interconnexions ainsi qu'une réduction des coûts de fabrication. La maîtrise de la réalisation des via traversant, ou TSV pour Through Silicon Via, est une étape clé qui permet d'assurer une connexion électrique entre les différents niveaux empilés. On s'intéresse dans ces travaux de thèse au TSV dans son approche via-last, c'est-à-dire fabriqué en face arrière du dispositif, après les transistors et les niveaux de métallisation de la face avant, et plus particulièrement à l'étape de passivation organique des TSV. En effet, ce via traversant est d'un diamètre trop important pour être complètement rempli avec sa métallisation en cuivre. L'étude concerne donc une solution incluant un remplissage en polymère afin d'améliorer la solution existante en termes de fiabilité et de compatibilité avec des empilements verticaux supplémentaires.

3D integration technologies for integrated circuits have been widely developed during the six last years in order to propose an alternative to bi-dimensional approaches such as the Systems on Chip (SoC). This new architecture is also used for integrated circuits packaging through 3D-Wafer Level Packaging (3D-WLP). Thus, vertical stacking allows smaller package footprint, higher interconnection density and lower fabrication costs. Through silicon via (TSV) is a key technology that insures vertical electrical interconnection between the stacked levels. This thesis deals with the via-last approach which consists in realizing the TSV at the back-side of the wafer, after the Front End Of the Line (FEOL) and the Back End Of the Line (BEOL), both located at the front-side. During the metallization steps, only a copper liner is electroplated in the TSV since its diameter is too large to achieve a complete metal filling. This study focuses on the TSV polymer insulation step and more specifically, a solution including a TSV polymer filling in order to improve the existing configuration in terms of reliability and compatibility with further 3D stacking.