Extraction de modèles pour la conception de systèmes sur puce

Model extraction for System On Chip design

• Auteur / Autrice : Jean-François Le Tallec
• Direction : Charles André
• Type : Thèse de doctorat
• Discipline(s) : Informatique
• Date : Soutenance en 2012
• Etablissement(s) : Nice
• Ecole(s) doctorale(s) : École doctorale Sciences et technologies de l'information et de la communication (Nice ; 1992-....)

Mots clés

Mots clés contrôlés

Logique temporelle

Ingénierie dirigée par les modèles

Systèmes sur puce

Résumé

La conception des systèmes sur puce s’appuie souvent sur SystemC/C++ qui permet des descriptions architecturales et comportementales à différents niveaux d’abstraction. D’autres approches se tournent vers l’automatisation de l’assemblage de plates-formes dites virtuelles (format IP-Xact). L’utilisation des techniques de l’ingénierie des modèles est une voie plus récente avec des profils UML tels que MARTE. Dans cette thèse, nous étudions les possibilités de modélisation de ces différentes approches et les passerelles disponibles entre elles. Motivés par la disponibilité de modèles SystemC et opar les facilités offertes par MARTE, nous traitons de l’export des modèles SystemC. Au-delà de la simple conversion entre formats, nous décrivons la mise en œuvre d’une passerelle entre l’implémentation SystemC d’un design et sa version modèle dans le format IP-Xact. La représentation IP-Xact peut ensuite être de nouveau transformée en modèles MARTE par des outils déjà existants. Nous présentons les travaux connexes avant d’exposer notre vision et sa réalisation au travers de l’outil SCiPX (SystemC to IP-Xact). Dans un second temps, nous présentons plus en détail les possibilités permises par le profil UML-MARTE, son modèle de temps et le langage de spécifications de contraintes temporelles CCSL. Nous abordons les problèmes liés à la modélisation de protocoles à différents niveaux d’abstraction et plus spécialement ceux posés par le raffinement entre les niveaux TLM et RTL. Cette étude met en évidence des insuffisances de CCSL concernant la spécification des priorités. Nous proposons un enrichissement de CCSL pour lui permettre de manipuler ce concept de priorité.

The design of System on Chip mostly relies SstemC/C++. This language allows architectural and behavioural descriptions at different abstraction levels. Others approaches consider automated assembly of components into actual or virtual platforms (IP-Xact format). Using Model Driven Engineering techniques is a new trend, which may benefit form UML profiles (especially MARTE). In this thesis, we study the modelling power of these approaches and the possible bridges between them. SystemC provides a great deal of examples while MARTE offers facilities in system modelling at different levels. So, we try to export SystemC design to MARTE models. Beyond the mere conversion between formats, we propose an abstraction mechanism from SystemC code to models in IP-Xact formats. The IP-Xact description is then transformed into MARTE models with existing tools. We review related works and propose our solution leading to a dedicated tool called SCiPX (standing for SystemC to IP-Xact). In the second part of this thesis we apply the UML profile MARTE, its time model, and the associated language for specification of temporal constraints (CCSL° to specify interactions among components. A special attention is paid to protocol refinement. This study reveals a lack of CCSL for capturing the concept of priority. An improvement in the CCSL constraint solver is proposed to overcome this limitation.