Conception et mise au point d'un procédé d'assemblage (Packaging) 3D ultra-compact de puces silicium amincies, empilées et interconnectées par des via électriques traversant latéralement les résines polymères d'enrobage

Design and development of three-dimensional assembly of integrated circuits embedded in a polymer

• Auteur / Autrice : Sari Al attar
• Direction : Jean-Yves Fourniols, Ali Boukabache
• Type : Thèse de doctorat
• Discipline(s) : Micro et Nanosystèmes
• Date : Soutenance le 11/07/2012
• Etablissement(s) : Toulouse, INSA
• Ecole(s) doctorale(s) : École doctorale Génie électrique, électronique, télécommunications et santé : du système au nanosystème (Toulouse ; 1999-....)
• Partenaire(s) de recherche : Laboratoire : Laboratoire d'Analyse et d'Architecture des Systèmes (Toulouse ; 1968-....)
• Jury : Président / Présidente : Thierry Camps
• Jury : Examinateurs / Examinatrices : Jean-Yves Fourniols, Ali Boukabache, Claude Pellet
• Jury : Rapporteurs / Rapporteuses : Mohamed Benzohra, Eric Rius

Mots clés

Mots clés contrôlés

Mise sous boîtier (microélectronique)

Encapsulation (électronique)

Mots clés libres

SiP

3D-interconnect technology

Assemblage 3D

TPV-Through Silicon Via

Wafer-Level Packaging

Résumé

Ce travail de thèse vise la définition et la mise au point de technologies pour l'empilement depuces microélectroniques dans un polymère et connectées électriquement par des viastraversants. Il explore deux voies : l’une de caractère industriel, utilisant une résine époxychargée en billes de silice E2517, l'autre, plus exploratoire, est basée sur l'utilisation de laSU8.Nous avons travaillé sur la mise au point des différentes étapes permettant d'empiler 4niveaux de puces amincies à 80 microns (enrobées) et empilées sur des épaisseurs de l'ordredu millimètre. Le problème du perçage des vias a été abordé et étudié à travers la mise aupoint de procédés d'usinage au laser des résines de type industriel. La métallisation encouches minces de ces trous de facteur de forme élevée (20) a été menée de sorte à atteindredes valeurs de résistance d'accès les plus faibles possibles.Un comparatif des deux voies utilisant la SU8 et la résine E2517 a été effectué et ses résultatscommentés en termes de faisabilité techniques et ses projections dans le domaine industriel.Des tests de fiabilité thermomécaniques ont été menés de concert avec une modélisation paréléments fini afin de valider les résultats des expérimentations réalisées dans le cadre de cetteétude

The subject of this thesis is the definition and development of TPV (Through Polymer Via)technology to stacking chips. The principal objective is to increase the potentialities of thevertical staking (complex IC; multiple I/O...) of Si chips without loss of performance or yield.The technique used consists to surround the IC chips by using particular resin and to fill (withmetallic films) the vertical holes drilled in this material. It explores two ways: one of anindustrial character, using an epoxy resin filled with silica beads E2517, other, moreexploratory, is based on the use of SU8.We worked on the development of different stages to stack four levels of chips thinned to 80microns (coated) and stacked on the thickness of one millimeter. The problem of drilling viashas been discussed and studied through the development of laser drilling processes ofindustrial resins. The thin-film metallization of the holes of high aspect ratio (20) wasconducted in order to reach values of access resistance as low as possible.A comparison of the two channels using SU8 resin and E2517 was carried out and the resultsdiscussed in terms of technical feasibility and its projections in the industrial field.Thermomechanical reliability tests were conducted in conjuction with finite element modelingto validate the results of experiments conducted in this study.