Conception de mémoires SRAM en technologie CMOS32 nm
Auteur / Autrice : | Lahcen Hamouche |
Direction : | Bruno Allard |
Type : | Thèse de doctorat |
Discipline(s) : | Génie électrique |
Date : | Soutenance le 15/12/2011 |
Etablissement(s) : | Lyon, INSA |
Ecole(s) doctorale(s) : | École doctorale Électronique, électrotechnique, automatique (Lyon) |
Partenaire(s) de recherche : | Laboratoire : AMPERE - Génie Electrique, Electromagnétisme, Automatique, Microbiologie Environnementale et Applications (Rhône) |
Jury : | Président / Présidente : Amara Amara |
Examinateurs / Examinatrices : Bruno Allard, Amara Amara, Patrick Girard, Jean-Michel Portal, David Turgis | |
Rapporteurs / Rapporteuses : Patrick Girard, Jean-Michel Portal |
Mots clés
Résumé
De plus en plus d'applications spécifiques embarquées exigent de larges blocs de mémoires statiques SRAM. En particulier il y a un besoin de mémoires inconditionnellement actives pour lesquelles la consommation d'énergie est un paramètre clé. Par exemple les réseaux sans fil hétérogènes sont caractérisés par plusieurs interfaces tournées vers des réseaux différents, donc de multiples adresses IP simultanées. Une grande quantité de mémoire est mobilisée et pose un sérieux problème de consommation d'énergie vis-à-vis de l'autonomie de système mobile. La stratégie classique d'extinction des blocs mémoire momentanément non opérationnelle ne permet qu'une réduction faible en consommation et limite les performances dynamiques du système. Il y a donc un réel besoin pour une mémoire toujours opérationnelle avec un très faible bilan énergétique. Par ailleurs les technologies CMOS avancées posent le problème de la variabilité et la conception de mémoire SRAM doit aboutir à un niveau de fiabilité très grand. La thèse discute les verrous techniques et industriels concernant la mémoire embarquée SRAM très faible consommation. Le cas de la mémoire toujours opérationnelle représente un défi pertinent. Un état de l'art balaie les architectures SRAM avec plusieurs points de vue. Une discussion à propos de la modélisation analytique statistique comme moyen de simplification de la conception en 32nm a été développée. Une cellule alternative aux 6T, 7T et 8T, laquelle est appelée 5T-Portless présente des avantages et des performances qui repose sur son fonctionnement en mode courant à l'origine de la réduction significative de la consommation dynamique ajoutée à une cellule intrinsèquement peu fruiteuse. Un démonstrateur de 64kb (1024x64b) en CMOS32nm a été réalisé, les résultats de mesure confirment l'intérêt industriel de cette mémoire.